ICのマスク縮小によるEMC問題。これは、半導体技術の進化に伴う重要な課題です。
ICのマスク縮小、つまり回路をより微細化することは、トランジスタの高密度化、動作周波数の向上、消費電力の低減など、多くの利点をもたらします。しかし、この微細化がEMC（電磁両立性）に新たな課題を生み出しています。
マスク縮小がEMCに与える主な影響
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ノイズ源の増加と高周波化:
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トランジスタの高速化: 微細化により、トランジスタのスイッチング速度が向上します。これにより、信号の立ち上がり・立ち下がり時間が短くなり、高周波のノイズ成分が増加します。
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高密度化: 単位面積あたりのトランジスタ数が増加するため、回路が複雑になり、相互作用によるノイズ（クロストークなど）が発生しやすくなります。
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動作周波数の向上: クロック周波数が上がることで、クロックノイズやコモンモードノイズの周波数が高くなり、放射ノイズとして検出しやすくなります。
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ノイズ耐性の低下:
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電源電圧の低下: 微細化に伴い、トランジスタのゲート酸化膜の薄膜化が進み、電源電圧が低下します。これにより、ノイズに対する余裕度が小さくなり、誤動作が起こりやすくなります。
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回路間の距離の縮小: 配線間の距離が狭まることで、クロストークや静電結合の影響を受けやすくなります。
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パッケージングと基板レベルでの問題:
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パッケージの寄生インダクタンス: 高速な信号の変化は、パッケージのリード線やボンディングワイヤが持つわずかな寄生インダクタンスでも大きなノイズ電圧を生じさせます。
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電源/グランドノイズの増加: 高密度化と高速化により、電源やグランドのノイズ（いわゆる「グラウンドバウンス」や「電源プレーンの共振」）が顕著になります。これは、IC内部だけでなく、基板全体に影響を及ぼし、他のICの誤動作を引き起こす可能性があります。
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対策
これらの問題を解決するために、IC設計、パッケージング、そして基板設計の各レベルで様々な対策が講じられています。
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IC設計レベル:
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デジタル・アナログ分離: デジタル回路とアナログ回路を物理的に離し、ノイズの干渉を防ぐ。
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電源/グランドの分離: デジタル電源とアナログ電源を分離し、ノイズ伝搬を抑制する。
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低ノイズ設計: 低スルーレートの回路や、ノイズの影響を受けにくい回路トポロジを採用する。
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オンチップフィルタリング: IC内部にデカップリングコンデンサを配置し、電源ノイズを抑制する。
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パッケージングレベル:
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低インダクタンスパッケージ: BGA（Ball Grid Array）などの多端子パッケージや、フリップチップ実装など、寄生インダクタンスの低いパッケージング技術を採用する。
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シールド: パッケージ自体にシールドを施し、外部への電磁波放射を抑制する。
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基板設計レベル:
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適切な配線: 高速信号の配線長を短くしたり、差動配線を採用したりすることで、ノイズ放射やクロストークを低減する。
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電源/グランドプレーン: 多層基板を用いて、電源プレーンとグランドプレーンを設け、ノイズを吸収・抑制する。
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デカップリングコンデンサの配置: ICの電源端子の近くにデカップリングコンデンサを適切に配置する。
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これらの課題は、ICのさらなる微細化が進むにつれてより重要になってきており、設計段階からEMCを考慮したアプローチが不可欠となっています。
