半導体デバイスの微細化に伴い、特にSOI（Silicon-on-Insulator）技術や高集積DRAMセルにおいて、基板浮遊効果は大きな課題となります。一方、ジャンクションレス構造は、この浮遊効果などの課題を克服するために提案された新しいトランジスタ構造です。
1. 基板浮遊効果（Floating Body Effect）の影響 🌊
基板浮遊効果は、トランジスタのチャネル層の下にある基板（ボディ）が電気的に絶縁され、**電位が固定されていない（浮遊している）**場合に発生する現象です。特に、SOI-MOSFETや一部のDRAMセルトランジスタで顕著になります。
メカニズム
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キャリアの生成と蓄積: ドレイン側に高い電圧(VDS)が印加されると、チャネル領域でインパクトイオン化（Impact Ionization）が起こり、電子と正孔のペアが生成されます。
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正孔の蓄積: 生成された正孔（ホール、正電荷）は電界によって基板領域に流れ込み、絶縁膜（BOX）によって外部に排出されず、基板（ボディ）に蓄積されます。
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基板電位の上昇: 正孔の蓄積により、基板（ボディ）の電位が上昇します。
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閾値電圧（Vth）の低下: 基板電位の上昇は、実質的にゲート電圧をアシストする効果を生み、トランジスタの閾値電圧を低下させます。
主な悪影響
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キンク現象（Kink Effect）: ドレイン電流-ドレイン電圧特性（ID - VDS）において、ある電圧を超えると急激に電流が増加する異常現象。これは、基板電位の上昇によるVth低下が原因です。
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オフ電流（リーク電流）の増大: Vthが低下することで、トランジスタのオフ状態での漏れ電流が増加し、消費電力が増大します。
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履歴効果（ヒステリシス）: 基板に蓄積された電荷が完全にリセットされず、過去の動作履歴によってVthが変動し、回路動作の不安定性やばらつきを引き起こします。
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DRAMのデータ保持特性の悪化: DRAMセルでは、この効果により電荷の漏れが加速され、データ保持時間（リテンションタイム）が短くなります。
2. ジャンクションレス構造（Junctionless Structure） 🛡️
ジャンクションレス・トランジスタ（JLT）は、従来のMOSFETとは根本的に異なる構造を持ち、基板浮遊効果をはじめとする微細化の課題を解決する手段の一つとして提案されています。
構造と原理
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PN接合がない: 従来のMOSFETがソース、チャネル、ドレイン間に異なるドーピングタイプによる**PN接合（ジャンクション）を必要とするのに対し、JLTではソース、チャネル、ドレインの全てが同じ導電型（例えば$n$型）**で構成されます。チャネル領域は高濃度にドープされます。
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動作モード: 従来のMOSFETがチャネル表面に反転層（Inversion Layer）を形成して電流を流す反転モードで動作するのに対し、JLTはゲート電圧でチャネル全体を空乏化（Depletion）させて電流を制御します。
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ON状態: ゲート電圧を印加しないか低い場合、チャネル全体に多数キャリアが流れ、ONとなります。
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OFF状態: ゲート電圧を印加し、チャネルの全領域が空乏化（キャリアが除去）されると、電流が停止しOFFとなります。
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ジャンクションレス構造の主なメリット
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基板浮遊効果の抑制/排除: 酸化物半導体などの広バンドギャップ材料を用いる場合や、トランジスタを完全空乏化させる場合、キャリア生成（インパクトイオン化）自体が起こりにくくなるため、基板浮遊効果の影響を大幅に抑制できます。
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製造プロセスの簡素化: PN接合を形成するための複雑なイオン注入や熱アニールのプロセスが不要になるため、製造プロセスが簡素化され、コストや熱予算の制約が緩和されます。
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短チャネル効果の抑制: ドーパントの拡散による接合の曖昧さがなくなるため、極端な微細化においても短チャネル効果（ゲートがチャネルを制御できなくなる現象）を抑制しやすくなります。
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高信頼性: PN接合がないため、接合欠陥に起因する不良（特に再結合電流によるリーク）が発生しにくいという利点があります。
OCTRAMなどの新しいメモリ技術が、酸化物半導体の特性と合わせて縦型GAAやジャンクションレス構造の利点を取り込もうとしているのは、これらのメリットを活かし、低消費電力と高信頼性を実現するためです。
