2025年に詳細が発表されたEMIB-T（Embedded Multi-die Interconnect Bridge with TSV）は、次世代メモリ規格であるHBM4との連携において、極めて重要な役割を果たします。
これまでのEMIBが抱えていた「電力供給のボトルネック」を解消し、HBM4が要求する膨大な帯域幅と省電力性能を両立させる技術です。
1. EMIB-T最大の進化：TSVの導入
「T」が意味するのは**TSV（Through-Silicon Via：シリコン貫通電極）**です。従来のEMIBとの構造的な違いは、電力と信号の「通り道」にあります。
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従来のEMIB: 電力供給がシリコンブリッジを「迂回」するように配線されていたため、抵抗が増え、電圧降下（ボルテージ・ドロップ）が課題でした。
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EMIB-T: ブリッジ自体にTSVを貫通させています。これにより、パッケージ底面からチップレットへ垂直かつ最短距離で電力を供給できるようになりました。
2. HBM4との連携における3つのメリット
HBM4は、従来のHBM3eからデータ転送レートがさらに向上（32Gb/s以上）し、消費電力の管理が極めてシビアになります。EMIB-Tはこれに対し、以下の解決策を提示します。
① 安定した電力供給とノイズ低減
HBM4のような高速メモリは、急激な負荷変動で電圧が不安定になりやすいですが、EMIB-TはTSVによる直結供給に加え、MIM（Metal-Insulator-Metal）コンデンサをブリッジ内に統合しています。これにより、電力ノイズを抑え、高速通信の安定性を確保します。
② 配線密度の向上とUCIeへの対応
HBM4ではインターフェースのピン数が大幅に増加します。EMIB-Tは、チップ間のバンプピッチを現在の45μmから35μm〜25μmまで微細化することを目指しており、HBM4の広いバス幅に対応可能です。また、チップ間通信の標準規格「UCIe」での高速伝送を最適化します。
③ 超大型パッケージ（120mm角〜）の実現
HBM4を多数搭載するAIアクセラレータでは、パッケージサイズが巨大化します。EMIB-Tはシリコンインターポーザを使わないため、レチクルサイズ（露光面積の限界）に縛られません。
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2026年には、最大24個のHBMスタックを搭載した、120mm×120mmサイズの巨大なチップの製造が可能になるとされています。
3. 市場へのインパクト
この技術により、Intel FoundryはNVIDIAのようなGPUメーカーだけでなく、**「独自のAIチップを安く、大量に作りたい」ハイパースケーラー（Google, AWS, Metaなど）**にとって、TSMC CoWoSに代わる強力な選択肢となります。
| 性能指標 | EMIB-T の目標値 |
| データ転送レート | 32 Gb/s 以上 (HBM4 / UCIe-A) |
| エネルギー効率 | 約 0.25 pJ/bit |
| バンプピッチ | 35μm (2026年) → 25μm (開発中) |
| 最大HBM搭載数 | 24スタック以上 |
出典：Google Gemini
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