デカップリング・キャパシタ（パスコン）の配置において「磁界を最小にする」というアプローチは、単なる電圧変動の抑制だけでなく、放射ノイズ（EMI）の低減と電源インテグリティ（PI）の向上に直結します。
高周波回路、特に1.8Vなどの低電圧・大電流ライン（FPGA/SoCのコア電源やI/O電源）では、以下の設計指針が極めて重要です。
1. 磁界を最小化する原理：ループ面積の最小化
磁界の強さは、電流が流れるループ面積に比例します。デカップリングの系では、「ICの電源ピン → キャパシタ → ICのグランドピン」という経路が作るループをいかに小さくするかが鍵です。
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最短配線: キャパシタをICのピンに可能な限り近づけ、配線インダクタンス $L$ を減らします。
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相互インダクタンスの活用: 往路（電源）と復路（グランド）の電流を物理的に近づけることで、逆方向の磁界を互いに打ち消し合わせます（磁界の相殺）。
2. 磁界最小化のための具体的な配置テクニック
① ビア配置（Via-on-Pad または Side-via）
キャパシタのパッドのすぐ横、あるいはパッド内にビアを配置します。
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悪い例: キャパシタから長い引き出し線を通した先にビアがある。これはループ面積を増大させ、高周波での磁界放射を強めます。
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良い例: 電源ビアとグランドビアを隣接して配置する。これにより、ビア間を流れる逆方向の電流が作る磁界が相殺されます。
② 裏面配置（Back-side Decoupling）
BGAパッケージなどの場合、ICの直下の基板裏面にキャパシタを配置する手法です。
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基板の厚み分だけのループで済むため、水平方向の配線引き回しによる磁界の広がりを劇的に抑えられます。特に4.5 GHz帯のような高周波成分を含む過渡電流に対して有効です。
③ 複数個の並列配置と「極性」の交互配置
複数のキャパシタを並べる際、電源（P）とグランド（G）のビア配置を交互に入れ替える（P-G-P-G...）ことで、隣り合うループ同士の磁界を打ち消し合わせることができます。
3. 磁界分布の評価とデ・エンベディング
高周波デバイスの評価において、基板上の磁界分布を測定する際は、以下の点に注意が必要です。
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プローブの影響除去（De-embedding）:
測定された磁界には、キャパシタ自体の特性だけでなく、基板のパッドやビアの寄生成分が含まれます。これらをSパラメータ等を用いて数学的に除去し、純粋な「ダイ（Die）付近の磁界分布」を抽出します。
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1.8Vラインの微小リップル観測:
3%程度の許容誤差しかないラインでは、磁界の集中箇所＝電圧降下（IR Drop）の大きい箇所となるため、磁界マッピングはPI設計の「答え合わせ」になります。
4. まとめ：配置の優先順位
| 優先度 | 配置手法 | 効果 |
| 1 (最優先) | ループ面積の最小化 | 放射磁界の直接的な低減 |
| 2 | ビアのペア配置 | 垂直方向の磁界相殺 |
| 3 | 低ESLキャパシタの採用 | 高周波特性（GHz帯）の改善 |
AMD RFSoCなどの高速I/Oを扱う設計において、特定のデカップリングスキーム（例：0201サイズの微細キャパシタ群の最適配置など）に対する、シミュレーションと実測の相関解析の手順についてさらに深掘りしましょうか？
出典：Google Gemini (Gemini は AI であり、間違えることがあります。)
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