「オールデジタルPLL」（ADPLL：All-Digital Phase-Locked Loop）は、従来のPLL（Phase-Locked Loop、位相同期ループ）の主要な構成要素を、可能な限りデジタル回路（ロジックゲート）に置き換えた回路方式です。
アナログ回路の課題（ノイズ、集積化時のばらつき、プロセスの微細化への不適合）を克服し、高度な機能や集積化、低消費電力化を実現するために開発されました。
📘 ADPLLの基本構成要素
従来のPLLが「アナログVCO」と「アナログループフィルタ」を使用するのに対し、ADPLLでは、これらのアナログ部品がデジタル対応のものに置き換えられます。
ADPLLの主要な構成要素は以下の通りです。
| 構成要素 | 従来のPLL | ADPLL | 役割 |
| 位相比較器 (PD) | アナログPD/PFD（位相周波数比較器） | デジタルPFD | 入力（リファレンス）信号とDCO出力の位相差を検出する。 |
| ループフィルタ (LF) | RCフィルタなどのアナログLF | デジタルループフィルタ (DLF) | 位相差（エラー信号）を平滑化し、制御信号のノイズを除去する。通常はIIR/FIRフィルタなどで構成される。 |
| 電圧制御発振器 (VCO) | アナログVCO | デジタル制御発振器 (DCO) | DLFからのデジタル値に基づいて発振周波数を変化させる。内部はアナログ回路で構成される場合が多いが、入力はデジタル。 |
| 新要素 | なし | 時間デジタル変換器 (TDC) | 位相誤差を非常に高い精度でデジタル値に変換し、DLFに供給する。ADPLLの中核技術の一つ。 |
🔑 ADPLLの主要なメカニズム
1. 位相誤差の検出とデジタル変換 (TDC)
ADPLLでは、入力クロックとDCO出力クロックの位相差を、従来のPDよりも高い分解能で検出するためにTDC (Time-to-Digital Converter) が用いられます。
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TDCは、位相差という「時間」を、デジタル信号の最小単位（インバータの遅延時間など）を用いて高精度なデジタル値に変換します。
2. デジタル制御発振器 (DCO)
DCOは、デジタル制御ワード（DLFの出力）を直接入力として受け取り、それに応じた周波数を出力します。
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DCOの周波数調整は、発振回路の容量や電流源を、多数並列接続されたデジタル制御のスイッチを介して切り替えることで行われます。これにより、連続的な電圧変化ではなく、離散的なデジタルステップで周波数を制御します。
🌟 ADPLLの利点
| 利点 | 詳細 |
| プロセスのスケーリング | 全て（または大部分）がデジタルロジックで構成されるため、半導体の**微細化プロセス（CMOS）**の進展による恩恵を受けやすく、小型化・低消費電力化が容易です。 |
| 集積化の容易さ | アナログ回路を最小限に抑えることで、大規模なデジタル回路（プロセッサやDSPなど）と同じチップ上にPLLを容易に集積できます。 |
| 再構成性（Reconfigurability） | DLFの係数やDCOの制御ロジックを、ファームウェアやデジタル信号処理によって容易に変更できるため、多機能性や適応性が高いです。 |
| ノイズ耐性 | アナログ制御電圧に起因するノイズ（電源ノイズなど）の影響を受けにくく、電源電圧変動に対する耐性が高いです。 |
ADPLLは、モバイル通信、IoTデバイス、高性能マイクロプロセッサのクロック生成など、高い集積度と低消費電力が求められる分野で広く採用されています。
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