CFET と BSPDN

CFET（相補型FET）とBSPDN（裏面電源供給ネットワーク）は、2nmプロセス以降の「ポストムーア」時代において、半導体の性能を飛躍させるための2大中核技術です。

これらは単なる改良ではなく、**チップの立体構造を根本から変える「構造革命」**と言えます。

1. CFET (Complementary FET)

「横に並べるのをやめて、積み上げる」

現在の最先端であるGAA（Gate-All-Around）では、n型とp型のトランジスタを平面上に隣り合わせで配置しています。これに対し、CFETはこれらを**垂直にスタック（積層）**します。

構造の変化: n型FETの上にp型FETを直接積み重ねます。これにより、1つのトランジスタの占有面積で2つ分の機能を収めることができます。
メリット: * 面積の劇的な削減: 理論上、ロジックセルの面積を約50%削減（高密度化）できます。
- 配線の短縮: 上下で接続できるため、信号の伝達距離が短くなり高速化します。
実用化時期: 2020年代後半から2030年頃（A7プロセス世代など）の導入が見込まれています。

2. BSPDN (Backside Power Delivery Network)

「信号と電源の渋滞を解消する」

従来のチップは、トランジスタの「表面」側に、複雑な「信号線」と「電源線」が何層にも重なって混在していました。BSPDNは、電源供給の配線だけをウェハの「裏面」に移動させる技術です。

構造の変化: チップをひっくり返し、裏側から直接トランジスタに電力を供給します。表面は信号伝達専用の「超高速道路」になります。
メリット:
- 電力損失（IRドロップ）の低減: 電源経路が短く太くなるため、電圧降下が抑えられ、省電力化と安定動作に繋がります。
- 配線密度の向上: 表面の混雑が解消されるため、より多くの信号線を配置できるようになります。
各社の呼称:
- Intel: 「PowerVia」として2024〜2025年頃の18Aプロセスから先行導入。
- TSMC: 「Super Power Rail」として2026年後半のA16プロセスで導入予定。
- Samsung: 2nm世代の「SF2Z」プロセスで導入を計画中。

CFETとBSPDNの相乗効果

これら2つの技術が組み合わさることで、半導体は「3次元化」が完成します。

技術	役割	主な効果
CFET	素子の高密度化（3D化）	チップのさらなる小型化・多機能化
BSPDN	給電経路の最適化	低電圧駆動・低消費電力・高速化

2026年の展望: > 現在、IntelがBSPDNの量産化で先行しており、TSMCやラピダスなどの他メーカーがそれを追いかける構図です。CFETについてはまだ研究開発段階ですが、BSPDNが確立されることで「裏面から電気を送る」インフラが整い、CFET導入へのハードルが下がると期待されています。

出典：Google Gemini

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