DDC スプリアス特性

デジタル・データ・コンバータ（ADC/DAC）におけるスプリアス特性は、ダイレクトRFサンプリングや広帯域通信システムの設計において最も重要な指標の一つです。特にAD9082/AD9088、VR1652、AFE8100のような高速デバイスでは、サンプリング・クロックやインターフェースの影響が複雑に絡み合います。

主要な評価指標と、デバイス選定時に注意すべきポイントを整理します。

1. SFDR (Spurious-Free Dynamic Range)

SFDRは、基本波信号の振幅と、最大スプリアス成分（通常は高調波）の振幅の比（dBc）です。

• AD9082/AD9088: 内部のデジタル補正技術（ADCsのインターリーブ・ミスマッチ補正など）により、非常に高いSFDRを実現しています。

• 注意点: サンプリング周波数 ($f_s$) の高調波（$2f_{in}$, $3f_{in}$ など）が、折り返し（Aliasing）によって帯域内に現れる際にSFDRが悪化します。周波数プランニングでこれらを回避できるかが鍵となります。

スプリアスの主な要因

• 高調波歪み (HD2, HD3): アナログ入力段の非線形性。

• インターリーブ・スプリアス: 高速ADCで複数のコアを並列動作させる際、利得や位相のわずかな不一致により $f_s/N$ の位置にスプリアスが発生します。

• クロック・ジッタ: サンプリング・クロックの純度が低いと、信号の裾野（フェーズノイズ）が広がり、近傍のスプリアス耐性が低下します。

2. IMD (Intermodulation Distortion)

2波以上の信号を入力した際に発生する相互変調歪みです。特に IMD3（3次相互変調） は、目的信号のすぐ近くに現れるため、フィルタで除去できず、通信の品質（EVM）を直接悪化させます。

3. JESD204C 結合スプリアス

超高速なシリアル・インターフェース（JESD204C）を持つデバイス特有の問題です。

• デジタル・フィードスルー: デジタル出力段（SERDES）の高速スイッチング・ノイズが、基板や電源ラインを経由してアナログ入力（ADC）や出力（DAC）に回り込みます。

• 影響: 32Gbps近いレートで動作する場合、そのクロックや分周成分が特定の周波数でスプリアスとして観測されることがあります。基板設計（アイソレーション）の良し悪しが特性に直結します。

デバイスごとの特性傾向

設計時のチェックリスト

1. 周波数プランニング: 使用したい信号帯域と、その2次・3次高調波が重ならない $f_s$ を選択しているか。

2. 電源ノイズ (PSRR): 高速コンバータは電源ノイズに非常に敏感です。LDOやビーズの選定で、スイッチング・ノイズがスプリアスにならないよう対策しているか。

3. DDCの活用: DDC内の数値制御発振器（NCO）の位相分解能が十分か。NCO自体が生成する微小なスプリアス（スパー）がシステム要求を満たしているか。

現在検討されているシステムで、特に「この周波数帯のこのスプリアスを消したい」といった具体的な目標値（dBcなど）はありますか？それに基づいた周波数配置の試算も可能です。