JESD204C 結合スプリアス

JESD204Cインターフェースは、最大32.5Gbpsという極めて高いデータレートで動作するため、その**高速シリアル信号（SERDES）がアナログ回路へ回り込む「結合スプリアス（Coupling Spurious）」**は、高周波設計における最大の課題の一つです。

AD9082やAFE8100のような超高速コンバータにおいて、この問題が発生するメカニズムと対策を深掘りします。

1. 結合スプリアスの発生メカニズム

JESD204Cのデジタル信号は、立ち上がり／立ち下がり時間が非常に短い（数ピコ秒単位）パルス列です。これが以下の経路でアナログ信号に混入します。

基板内クロストーク: デジタル差動ペア（TX/RX）とアナログ入力/出力配線が基板内で近接している場合、容量結合や誘導結合によってノイズが飛び込みます。
電源共有（PDN）: デジタルコアやSERDES電源の急激な電流変化が電源プレーンに揺らぎを与え、それが共有または近接するアナログ電源（AVDD）を介してADC/DACに影響を与えます。
パッケージ内結合: チップ内部のボンディングワイヤやバンプ間での干渉です。これはユーザー側では制御できませんが、デバイス選定のポイントになります。

JESD204C結合スプリアスは、ランダムノイズではなく特定の周波数に現れるのが特徴です。

レーン・レート ( $f_{lane}$ ): 32.5Gbpsで動作している場合、32.5GHz（およびその高調波）にエネルギーが集中しますが、これは通常、サンプリング帯域外です。
符号化による影響 (64b/66b): JESD204Cの主信号はスクランブル処理されているため、エネルギーは拡散されますが、フレーム・クロックやマルチブロック・クロックに関連した周期的な成分が、サンプリング周波数 ( $f_s$ ) と干渉（ミキシング）して帯域内に現れることがあります。
計算式: スプリアスは多くの場合、以下の式に関連した位置に出現します。

$f_{spur} = n \cdot f_{link} \pm m \cdot f_s$

ここで f_link はリンク層の動作クロックです。

AD9082/AD9088とAFE8100では、この結合スプリアスへのアプローチが異なります。

デバイス	結合スプリアス対策の特徴
AD9082 / AD9088	オンチップ・デジタル補正: デジタル干渉をキャンセルするためのバックグラウンド・キャリブレーション機能が強力です。また、ピン配置がアナログとデジタルで明確に隔離（アイソレーション）されています。
AFE8100	パッケージング技術: TI独自のシールド技術や、電源ピンの配置最適化により、物理的な結合を最小限に抑える設計がなされています。

物理設計において、以下の対策は「必須」と言えます。

物理的隔離: アナログ入力（ADC）とJESD204Cの差動ペアの間には、必ず十分なグラウンド・ガード（GNDビアの列）を配置し、層を分けるのが理想です。
電源の独立: SERDES用の電源（VDDH/L）とアナログ電源（AVDD）には個別のLDOまたは強力なフェライトビーズを使用し、電源プレーンを完全に分離します。
内層配置: 高速デジタル配線は、放射を抑えるために必ずベタGNDで挟まれた内層（ストリップライン構造）を通します。