GaNデバイスの高速スイッチング時に問題となるセルフターンオンは、主にミラー効果によって発生する誤作動です。これを低減するには、ゲート駆動回路の改善とレイアウトの最適化が重要となります。
セルフターンオンのメカニズム
ハーフブリッジ回路では、一方のスイッチがオフからオンに切り替わる際、ドレイン・ソース間の電圧が急峻に変化（高い）します。このによって、ゲート・ドレイン間容量（ミラー容量）を介してゲート・ソース間に電流が流れ込み、ゲート・ソース間電圧VgsVgsVthを超えると、本来オフであるべきデバイスが誤ってオンになってしまい、短絡（シュートスルー）を引き起こす可能性があります。
この問題の根本は、CrssとCiss（ゲート・ソース間容量CgsとCgdの合計）の容量比にあります。GaNデバイスは一般的にCgsに対してCgdが小さい傾向にありますが、それでも高速スイッチングによるdV/dtの影響を無視できません。
セルフターンオンのリスク低減方法
セルフターンオンのリスクを低減する主な方法は以下の通りです。
1. 負のゲートバイアスの使用
ゲートオフ時に負の電圧（例：-2V）を印加することで、VgsVthを上回ることを防ぎ、ノイズに対する耐性を高めます。これにより、安全マージンが大幅に向上します。
2. ミラークランプ回路の導入
ゲート駆動回路にミラークランプ回路を追加する方法です。この回路は、スイッチオフ時にゲート・ソース間を低インピーダンスで短絡させ、Crssを介して流れ込む電流をグランドにバイパスさせることで、Vgsの上昇を効果的に抑制します。
3. ゲート抵抗の最適化
ターンオフ用のゲート抵抗を小さくすることで、ゲートから電荷が速やかに引き抜かれ、Vgsの上昇を抑制できます。ただし、RGONRGOFFの値を独立して調整できる独立型ゲートドライバーICが有効です。
4. レイアウトの最適化
寄生インダクタンスを最小限に抑えることが非常に重要です。特に、共通ソースインダクタンス（）は、スイッチング時に発生する電圧スパイクをゲートに誘導し、セルフターンオンを悪化させる最大の要因となります。ゲート駆動ループとパワーループを可能な限り短く、そして太くすることで、寄生インダクタンスを最小化できます。
Crss/Cissの容量比について
Crss/Cissの比率そのものを物理的に下げることは、GaNデバイスの構造上の特性に依存します。しかし、デバイス選定の際にはこの比率が小さいほど、セルフターンオンのリスクが低いと判断できます。一般的に、GaNデバイスはSi-MOSFETに比べてこの比率が小さい傾向にあり、それが高速スイッチング性能の一因となっています。
また、カスケード接続GaNデバイスのように、より高いVthVthを上げてセルフターンオン耐性を向上させる手法もあります。
この図は、セルフターンオン現象を分かりやすく解説しています。
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出典：第 4 世代 SiC MOSFET ディスクリートパッケージ 諸特性と回路設計の注意点 アプリケーションノート (ROHM)
