YMTCのXtacking®（エクスタッキング）技術は、従来の3D NANDフラッシュメモリの構造的な制約を打破し、性能と集積度を大幅に向上させるためにYMTCが独自開発したアーキテクチャです。
この技術の最大の特徴は、メモリセルアレイと周辺CMOS回路を別々のウェーハで製造し、それらを高精度に接合（スタッキング）する点にあります。
⚡ Xtacking®技術の詳細と原理
1. 分離製造とハイブリッド接合の原理
従来の3D NANDでは、メモリセルアレイ（データを記憶する部分）と周辺回路（読み書きを制御するロジック）を同じウェーハ上に一体で製造していました。しかしXtacking®はこれを分離します。
| 部品 | 製造ウェーハ | プロセス |
| NANDメモリセルアレイ | 1枚目のウェーハ | 高温プロセスに特化。積層数を増やすことに集中できる。 |
| CMOS周辺回路 | 2枚目のウェーハ | 高速・微細なロジックCMOSプロセスに特化。 |
| 接合 | ウェーハ・ツー・ウェーハ (Wafer-to-Wafer) 方式のハイブリッドボンディングにより、数百万個の金属ビア（金属柱） を介して電気的に接続します。 |
2. Xtacking®の主なメリット
この分離と接合のアーキテクチャにより、以下の画期的な利点が得られます。
A. I/O速度（データ転送速度）の高速化
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従来の課題: 従来の一体構造では、メモリセルアレイの製造に必要な高温処理が、周辺回路（CMOSロジック）の性能を劣化させてしまうという問題がありました。このため、I/O速度に制限が生じていました。
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Xtacking®の解決: 周辺回路を高温の影響を受けない別のウェーハで製造できるため、高性能で微細なロジックプロセスを適用できます。これにより、I/O速度をDDR4 DRAMに匹敵する3Gb/sレベルまで大幅に引き上げることが可能になりました。
B. ビット密度（集積度）の向上
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従来の課題: 従来の構造では、周辺回路がチップ面積の**20%〜30%**を占有していました。積層数が増えるほど、周辺回路の面積も相対的に大きくなる傾向があり、全体のビット密度を低下させていました。
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Xtacking®の解決: 周辺回路をメモリセルアレイの下（または上）に積層するため、セルアレイのフットプリント（占有面積） を最大限に活用できます。これにより、同じ積層数でも、既存の3D NAND技術と比較して**20%〜30%**の容量密度向上（チップ面積の縮小）が可能になります。
C. 開発・製造サイクルの短縮
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メモリセルアレイと周辺回路を別々のチーム、別々のプロセスラインで並行して開発・製造できるため、全体の製品開発期間を短縮することができます。
3. Xtacking®の進化
YMTCは、世代を重ねるごとにXtacking®を改良しています。
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Xtacking® 2.0: 128層製品で導入され、QLC（Quad-Level Cell）など高容量化に対応するとともに、I/O速度をさらに向上させました。
このXtacking®技術は、YMTCが世界のNANDフラッシュ市場に参入してわずか数年で、トップメーカーに匹敵する高積層化を実現した最大の要因となっています。
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