ゲートドライバのノイズ対策（高い dv/dt への対応）

GaNやSiCといったワイドバンドギャップ（WBG）半導体を採用する際、最大の課題となるのが**高い $dv/dt$ （電圧変化率）**による誤動作です。Siデバイスが $20\text{V/ns}$ 程度なのに対し、GaN/SiCは $100\text{V/ns}$ を超える高速スイッチングを行うため、寄生容量を介したノイズが制御系を直撃します。

最新の設計事例で取られている、具体的なノイズ対策を3つの観点で整理します。

1. コモンモード（CM）ノイズの遮断

高速な $dv/dt$ は、絶縁電源やゲートドライバのトランスを介して、一次側（制御側）へ「CMノイズ」として還流します。

高CMTI（Common Mode Transient Immunity）ドライバの選定:

最新のGaN用ドライバでは、 $200\text{V/ns}$ 以上のCMTI規格を持つものが必須です。これにより、急峻な電圧変化時でも絶縁バリア越しに信号を正確に伝達します。
低結合容量の絶縁電源:

ゲート駆動用のDC-DCコンバータの絶縁トランスにおいて、一次・二次間の寄生容量（ $C_{ps}$ ）を1pF以下に抑える設計が標準的です。

2. ミラー効果による誤点灯（セルフターンオン）の防止

ハーフブリッジ構成において、片方のスイッチが高速にONすると、対向するスイッチのドレイン・ゲート間容量（ミラー容量）を通じてゲート電圧が押し上げられ、短絡（シュートスルー）が発生します。

アクティブ・ミラー・クランプ（Active Miller Clamp）:

オフ時にゲートを低いインピーダンスで接地（または負電圧へ接続）する専用回路を用い、ミラー電流による電位上昇を強制的に抑制します。
負電圧駆動（Negative Gate Drive）:

オフ時のゲート電圧を $0\text{V}$ ではなく $-3\text{V} \sim -5\text{V}$ $-3\text{V} \sim -5\text{V}$ 程度に設定することで、ノイズ耐性（マージン）を物理的に稼ぎます。

3. 基板レイアウトと寄生インダクタンスの最小化

電気的な対策以上に重要なのが、物理的なレイアウト（パワー・ループの最小化）です。

ケルビン・ソース接続:

主電流が流れる経路と、ゲート駆動の基準電位（ソース）を分離します。これにより、主電流の $di/dt$ によってソース・インダクタンスに発生する逆起電力がゲート電圧を阻害するのを防ぎます。
表面実装（SMD）と多層基板の活用:

リード線付きパッケージ（TO-247など）を避け、表面実装パッケージを採用。ゲートラインとリターンラインを重ねて配置（磁束キャンセル）し、ループインダクタンスをnHオーダーに抑えます。

設計上のチェックポイントまとめ

対策項目	具体的な手法	効果
絶縁素子	デジタルアイソレータ / CMTI > $150\text{V/ns}$	制御回路へのノイズ回り込み防止
駆動電圧	負電圧（-3Vなど）の採用	誤点灯（セルフターンオン）の防止
配線	ケルビン接続 / 最短ゲート配線	スイッチング波形の振動（リンギング）抑制
電源	超低容量（ $<2\text{pF}$ ）の絶縁トランス	高周波漏れ電流の低減

次のステップとして

これらの対策を施した上で、実機では**「ダンピング抵抗（ゲート抵抗）の最適化」**によるスイッチング速度とノイズのトレードオフ調整が必要になります。

**「ゲート抵抗 $R_g$ の選定手順」や、「ダブルパルス試験による波形評価の方法」**について解説が必要でしょうか？

出典：Google Gemini

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