「ハーフフィールド」化に伴うステッチング精度

ハーフフィールド化に伴うステッチング（Stitching）は、高NA EUVリソグラフィにおいて最も技術的難易度が高く、かつ歩留まりを左右するクリティカルな工程です。

16.5mmを超える巨大なダイ（チップ）を製造する場合、2回のショットを「繋ぎ合わせる」必要がありますが、ここにはナノメートル単位の「物理的な歪み」との戦いがあります。

1. ステッチング精度の定義と目標値

ステッチング精度とは、1回目の露光パターンの末端と、2回目の露光パターンの先端をどれだけ正確に重ね合わせられるかの指標です。

要求精度: 2nm/1.4nmノードにおいては、ステッチング誤差（Overlay Error）を0.数nm〜1nm以下に抑えることが求められます。
課題: 原子数個分のズレが、配線の断線や短絡（ショート）、あるいは抵抗値の急増を招き、チップ全体のパフォーマンスを損ないます。

2. 精度を阻害する主な要因

高NA装置特有の要因が、ステッチングを困難にしています。

熱によるウェハの歪み: EUV光のエネルギーは非常に高く、露光中にウェハが局所的に熱膨張します。1回目と2回目のショットの間にわずかな温度差が生じるだけで、パターンの位置がミクロン単位の分母でナノメートル変化します。
光学系の収差: アナモルフィック光学系では、X方向とY方向で倍率が異なるため、レンズの歪み（収差）の補正が非常に複雑です。フィールドの端（繋ぎ目）ほど歪みが出やすいため、高度な補正アルゴリズムが必要です。
レチクル（マスク）の歪み: 6インチのレチクルをチャックで固定する際、極微細な平坦度の誤差が、ウェハ上では大きな位置ズレとして投影されます。

3. ステッチングを克服する技術的アプローチ

A. ステッチングゾーン（重なり領域）の設計

2つのショットを単純に突き合わせるのではなく、数マイクロメートルの「重なり領域（Stitching Zone）」を設けます。

ここでは、回路パターンを単純に切るのではなく、ノイズや寄生成分に影響しにくい箇所（配線の直線部など）で繋ぐ「賢いレイアウト」が求められます。

B. 動的な歪み補正

ASMLのEXEシリーズでは、露光中にリアルタイムでウェハの形状を計測し、ステージの動きや光学系の一部を微調整することで、熱膨張や歪みを動的にキャンセルします。

C. 高精度オーバーレイ計測（Metrology）

露光直後のパターンを高速で検査し、そのフィードバックを次のウェハの露光に反映させる「クローズドループ制御」が不可欠です。

4. チップ設計への実務的影響

ステッチングは製造コストと性能に直結するため、設計（EDA）の段階で以下のような制約が生まれます。

フロアプランの制約: 可能な限りステッチングを避けるため、16.5mm以内に機能ブロックを収める設計が推奨されます。
クリティカルパスの回避: タイミングに厳しい配線（クロックツリーや高速I/O）は、繋ぎ目を跨がないように配置する必要があります。
冗長設計: ステッチング部分のビア（Via）を多重化するなど、多少のズレがあっても導通を確保する物理設計が一般化しています。

まとめ：高NA時代の「新しい制約」

RFや高速信号を扱うエンジニアの視点で見れば、これは「多層基板のビアにおけるスタブの影響」を物理的なリソグラフィで解いているようなものです。どれだけ理論上の性能が高くても、物理的な「繋ぎ目」での不連続性がシステム全体の性能（S/N比や遅延）を決定してしまいます。

ASMLはEXE:5200において、ステージ加速性能の向上とともに、このステッチング精度を極限まで高めることで、巨大なAIサーバー向けチップの量産を支えようとしています。

このステッチングによる「歩留まり（Yield）」や「製造コスト」の具体的なインパクトについて、さらに踏み込んだ情報が必要ですか？

出典：Google Gemini (Gemini は AI であり、間違えることがあります。)

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