巨大なAIサーバー向けチップの量産

巨大なAIサーバー向けチップ（NVIDIAのBlackwell世代や、その先の1nm世代など）の量産において、高NA EUVリソグラフィとステッチング技術は、単なる「微細化手段」ではなく、「ビジネス上の成否を分けるボトルネック」となっています。

2026年現在の量産現場では、以下の3つの観点が極めて重要視されています。

1. 「レチクルリミット」の壁とステッチング

半導体露光装置には、1回で露光できる最大サイズ（レチクルリミット：通常26mm × 33mm）があります。近年のAIチップは、性能を稼ぐためにこの限界ギリギリの巨大なダイサイズ（巨大な1枚のチップ）を採用する傾向にあります。

高NAのジレンマ: 前述の通り、高NA装置では1ショットが「26mm × 16.5mm」に半減します。
物理的な分割: これにより、従来の「1ショットで1チップ」だったものが、「2ショットを繋いで（ステッチングして）1チップ」に変わります。
歩留まりの乗算: 1ショットの歩留まりが90%だとしても、2ショットを完璧に繋ぐ必要がある場合、その領域の歩留まりが全体の足を引っ張る「歩留まりの掛け算」問題が発生します。

2. アドバンスド・パッケージング（チップレット）へのシフト

ステッチングの難易度とコストを回避するため、巨大なチップを無理に1枚で作るのではなく、「チップレット（Chiplet）」構造への移行が加速しています。

分割製造: 演算コア、メモリコントローラ、I/Oなどを別々のダイとして製造し、後工程で結合します。
高NAの使い分け: * 最も微細化が必要な「演算コア」だけに高NA EUVを使用。
- I/Oなどの比較的低密度な部分は、コストの安い標準NAや従来のリソグラフィを使用。
CoWoS (Chip on Wafer on Substrate): TSMCなどが提供するこのパッケージング技術により、ステッチングで1枚の巨大チップを作るよりも、複数のチップをインターポーザ上で繋ぐ方が、トータルの製造コスト（Total Cost of Ownership）が安くなる逆転現象が起きています。

3. 製造コストとスループットの戦い

高NA EUV装置は1台あたり約3.5億ドル〜4億ドル（約500億円以上）と言われる極めて高価な投資です。

加速度の重要性: 露光面積が半分になれば、ウェハ1枚あたりのショット数は2倍になります。スループットを維持するため、ASMLはステージの加速度を8g（重力加速度の8倍）以上に高め、目にも止まらぬ速さでウェハをスキャンさせています。
消費電力: EUV光源の維持には膨大な電力が必要であり、AIチップ1個あたりの「カーボンフットプリント」も、量産における重要なKPI（重要業績評価指標）となっています。

4. 2026年以降の展望：1nm世代（A10ノード）

AIサーバー向けチップが1nm世代に突入する中、設計手法自体が「リソグラフィの制約に合わせる設計（DTCO: Design Technology Co-Optimization）」へと完全にシフトしています。

配線層の最適化: 高NA EUVによるシングルパターニングで描かれた超微細な銅（あるいはルテニウム）配線は、電気抵抗が急増します。これを補うために、電源供給網をウェハの裏側に配置する「裏面電源供給（BSPDN）」技術と高NA EUVがセットで導入されています。

エンジニアの視点:

巨大チップの量産は、もはや「回路設計」だけでは完結しません。ASMLの装置特性（ハーフフィールド）、マスク技術（High-k）、そしてパッケージング技術の3つを統合した「物理的なシステム設計」が、AI時代の計算資源を支えています。

この巨大チップの製造プロセスにおいて、例えば「裏面電源供給」のような特定の構造的進化や、具体的な歩留まり改善策について興味はありますか？

出典：Google Gemini (Gemini は AI であり、間違えることがあります。)

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