CFET(Complementary FET:相補型FET)は、ナノシートFETのさらに次、おそらく「サブ1nm(オングストローム)世代」で本命視されている究極のトランジスタ構造です。

これまでは平面上に横に並べていた「n型トランジスタ」と「p型トランジスタ」を、垂直に積み重ねる(3Dスタック)ことで、チップの面積効率を物理的に2倍近くに高める技術です。


1. CFETの基本構造

現在のナノシートFETまでは、n型(NMOS)とp型(PMOS)を横に並べて配置していました。これに対し、CFETは以下の構造をとります。

  • 垂直積層: n型ナノシートの上にp型ナノシート(またはその逆)を直接積み重ねます。

  • 共有ゲート: 1つの垂直なゲート電極で、上下のn型とp型両方のチャネルを同時に制御します。

  • フットプリントの削減: 平面的な面積は1つ分で済むため、スタンダードセルの面積を劇的に(理論上約50%)縮小可能です。


2. なぜCFETが必要なのか?

微細化が限界に達し、ナノシートFETですらスタンダードセルの小型化(Track Scaling)が限界を迎えつつあるからです。

  1. セルの高さ限界: ゲートや配線を配置するための物理的スペースが足りず、これ以上横方向に詰められなくなっています。

  2. 寄生抵抗と容量の限界: 線を細くする微細化は、配線抵抗の増大を招きます。CFETのように「垂直に積む」ことで、配線距離を短縮し、RC遅延を抑制する狙いがあります。

  3. PPAの継続: 高NA EUVによる露光限界(解像度)に頼るだけでなく、「3次元的な形状の工夫」によってムーアの法則を維持しようとしています。


3. 製造上の極めて高いハードル

CFETは「デバイス構造の革命」ですが、製造現場にとっては「悪夢のような難易度」を伴います。

  • 超高アスペクト比のエッチング: 上下のトランジスタを貫通する深い穴や溝を、ナノメートル精度で掘る必要があります。

  • 複雑なコンタクト(接続): 上層と下層のトランジスタに対して、それぞれ個別に配線を繋ぎ込む「中間配線層」を非常に狭いスペースで作らなければなりません。

  • 熱収支の不一致: 下層のトランジスタを作った後、その熱履歴を維持したまま上層を形成する必要があり、製造プロセスの温度管理が極めてシビアになります。


4. 導入ロードマップ(2026年現在の視点)

  • 研究開発: imec(ベルギー)や各主要メーカー(Intel, TSMC, Samsung)は、既にCFETのプロトタイプを実証済みです。

  • 実用化時期: 2026年現在は、ナノシートFETの第2世代や裏面電源供給(BSPDN)の導入期にあります。CFETの本格導入は、その先の「A7(0.7nm)」や「A5(0.5nm)」世代、2020年代後半から2030年頃になると予想されています。


RFエンジニア視点での技術的解釈

CFETをRFやアナログの視点で見ると、これは「究極の3D IC」をトランジスタ単体レベルで実現するものです。

上下に積層されることでNMOSとPMOS間の距離が極限まで短くなるため、寄生インダクタンスや配線遅延が最小化されます。これは、テラヘルツ(THz)帯に近い超高周波動作を目指す将来の通信チップや、極限の低遅延が求められるAIプロセッサにおいて、非常に有利な物理特性をもたらす可能性があります。

このCFETを実現するために、さらに進化した「原子層堆積(ALD)」や「選択的エピタキシャル成長」といった材料工学の話に興味はありますか?

 

 

 

出典:Google Gemini (Gemini は AI であり、間違えることがあります。)

 

 

 

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