高NA(開口数)EUVリソグラフィにおいて、レチクル(マスク)のサイズは非常に重要な議論の的となっています。
結論から述べると、「物理的なレチクルの外形サイズは変わらないが、ウェハ上に露光されるフィールドサイズは半分になる」という大きな仕様変更が行われました。
1. 物理的なレチクルサイズ
高NA装置(EXEシリーズ)でも、業界標準である6インチ×6インチ(約152mm角、厚さ6.35mm)のレチクル規格は維持されています。
これは、既存のレチクル製造設備、検査装置、搬送ロボットなどのインフラをそのまま活用するためです。もし物理サイズを変更してしまうと、半導体製造ライン全体のコストが天文学的に膨れ上がってしまうため、ASMLはこの規格を固守しました。
2. 露光フィールドの「半分化(ハーフフィールド)」
ここが高NA技術の最もユニークで、設計者にとって困難な点です。
高NA化(0.33 → 0.55)に伴い、前述の「アナモルフィック光学系(異方的倍率)」が採用されました。これにより、レチクル上のパターンがウェハに転写される際の倍率が以下のように変わりました。
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X方向(水平): 4倍縮小(従来通り)
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Y方向(垂直/スキャン方向): 8倍縮小(従来の2倍の縮小率)
この結果、1回の露光で処理できる面積(フィールドサイズ)は、従来の半分になります。
| 項目 | 標準NA (0.33) | 高NA (0.55) |
| レチクル上の倍率 | 4x / 4x | 4x / 8x |
| ウェハ露光サイズ | 26mm × 33mm | 26mm × 16.5mm |
3. なぜ「半分」にする必要があったのか?
物理的なレチクルサイズを維持したまま、NA(開口数)を大きくすると、反射鏡(ミラー)への光の入射角が大きくなりすぎます。
もしY方向も4倍のままNA 0.55を実現しようとすると、反射鏡が巨大化しすぎるだけでなく、入射角が急峻になりすぎてEUV光が反射しなくなってしまいます。
これを防ぐため、Y方向の倍率を8倍に上げる(=ウェハ上では半分に縮小する)ことで、反射鏡への入射角を許容範囲内に収めました。
4. 半導体設計・製造への影響
ステッチング(Stitching)技術
巨大なチップ(例えばハイエンドAIアクセラレータやGPU)を設計する場合、16.5mmという高さ制限は非常に厳しいものになります。
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対策: 2回の露光を精密に繋ぎ合わせる「ステッチング」という手法が使われます。しかし、繋ぎ目部分の合わせ精度(オーバーレイ)をナノメートル単位で制御する必要があり、製造難易度が極めて高くなります。
スループットの維持
露光面積が半分になるということは、ウェハ1枚を処理するために必要な露光回数(ショット数)が2倍になることを意味します。
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対策: ASMLは、ステージの加速性能を大幅に向上させる(EXE:5200では旧型の数倍の加速度)ことで、スループット(1時間あたりの処理枚数)を220枚以上と、従来と同等レベルに維持しています。
5. 設計エンジニアへのメッセージ
この仕様変更は、チップのフロアプラン(配置計画)に直接影響を与えます。
高NA世代(2nm/1.4nm〜)でのチップ設計では、単に回路を細かくするだけでなく、「露光フィールドの制限(26mm × 16.5mm)にどう収めるか」、あるいは「いかに精度良くステッチングさせるか」という、物理的なリソグラフィ制約を考慮したアーキテクチャ設計が、RF回路のレイアウトにおける寄生成分管理と同じくらいクリティカルな要素となっています。
この「ハーフフィールド」化に伴うステッチング精度や、それに伴う製造コストの考え方について、さらに詳しくお伝えしましょうか?
出典:Google Gemini (Gemini は AI であり、間違えることがあります。)
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