半導体デバイスの微細化は、集積回路の性能向上と電力効率改善の原動力ですが、同時に構造の複雑化という避けられない結果をもたらしています。これは、従来の微細化手法（プレーナ型 MOSFET）が物理的な限界に達したため、トランジスタを立体的に、あるいは新しい材料を使って再設計する必要が生じたからです。
1. 微細化の推進要因と物理的限界
微細化の目的は、主に以下の2点です。
-
高性能化: トランジスタサイズを縮小することで、ゲート長が短くなり、電子の走行距離が短縮されるため、スイッチング速度（動作周波数）が向上します。
-
高集積化: 単位面積あたりのトランジスタ数が増加し、チップ全体の機能と処理能力が向上します（ムーアの法則）。しかし、従来のプレーナ型 MOSFET が 20 nmノード付近に達すると、深刻な物理的限界に直面しました。
-
短チャネル効果 (SCE): ゲート長が短くなりすぎると、ゲート（制御電極）がチャネル（電流の通り道）を十分に制御できなくなり、電流が漏れる（リーク電流）現象が発生し、電力効率が著しく悪化します。
-
サブスレッショルド特性の悪化: トランジスタがオフの状態に移行しにくくなり、待機電力が増加します。
2. 構造の複雑化を招いた主要な技術（立体的構造）
短チャネル効果などの問題を解決し、微細化を継続するために、トランジスタ構造は平面（プレーナ）から立体（3D）へと大きく進化しました。
① FinFET (フィン型電界効果トランジスタ)
-
構造: トランジスタのチャネル部分をフィン状の立体的な構造とし、その三側面をゲート電極で覆います。
-
効果: ゲートがチャネルを三方向から包み込むため、チャネル全体を非常に強力に制御でき、リーク電流を劇的に抑制し、短チャネル効果を克服しました。22 nm ノード（Intel）や 16/14 nm ノード（TSMC、Samsung）以降の主流となりました。
② GAAFET (Gate-All-Around FET) / Nanosheet FET
-
構造: $\text{FinFET}$ の次世代として導入が進められています。チャネルをフィン状ではなく、ナノワイヤまたはナノシート（薄いシート状のチャネル）とし、ゲート電極がそのチャネルを四方全てから完全に取り囲みます。
-
効果: ゲートとチャネルの接触面積が最大化され、FinFET よりもさらに強力なチャネル制御が可能となり、リーク電流のさらなる低減とスイッチング速度の向上を実現します。 3 nm や 2 nm ノード以降で採用されています。
3. 構造の複雑化がもたらす課題
立体的な構造は性能を向上させましたが、製造プロセスと設計を著しく複雑化させました。
| 課題 | 詳細 |
| 製造プロセスの難易度 | FinFET や GAAFET は、立体的なチャネルを形成し、その周囲を正確にゲートで覆う必要があるため、エッチングや成膜のプロセスが非常に複雑になり、均一な製造が難しくなります。 |
| システマティック欠陥の増大 | 立体構造は、微細なパターン形成におけるリソグラフィの限界を露呈させ、特定のパターンや箇所で繰り返し発生するシステマティック欠陥が増加します。 |
| 異種材料の統合 | 従来のSiチャネルから、SiGeや**化合物半導体**（特にGaNやInGaAs）をチャネルに導入する研究が進んでおり、異なる材料の集積化（異種集積）がプロセスの複雑性をさらに高めています。 |
| 設計の複雑性 | GAAFET のシート幅やシート数を調整することで、性能と消費電力のバランスを設計段階で細かく調整できるようになりましたが、これは設計ルールと検証プロセスを桁違いに複雑にしています。 |
結論として、半導体はムーアの法則を継続するために、二次元から三次元へ、さらに単一材料から複合材料へと構造を進化させ続けており、これが製造と設計の複雑化の主な原因となっています。
