複数のGaNチップを合成する際の電力合成器（Combiner）のロス対策

Q/Vバンド（40/50GHz）において、複数のGaN MMICからの出力を束ねて高出力を得る「電力合成（Power Combining）」は、非常に難易度の高いプロセスです。周波数が高いため、わずかな回路の不備が大きな**挿入損失（Insertion Loss）**となり、せっかくGaNで増幅したエネルギーが熱として消えてしまいます。

このロスを最小限に抑えるための主要な対策と技術を解説します。

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1. 電力合成におけるロスの原因

Q/Vバンドでは、波長が数ミリ（6mm〜8mm程度）と短いため、以下の要因がロスを増大させます。

• 導体損失: 回路パターンの電気抵抗による熱。

• 誘電損失: 基板材料（PCB等）が電界を吸収してしまう現象。

• ミスマッチ損失: 各GaNチップの出力位相や振幅が揃っていないことによる打ち消し合い。

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2. 具体的なロス対策技術

① 導波管合成（Waveguide Combining）の採用

マイクロストリップ線路（基板上の配線）による合成は、Q/Vバンドでは損失が大きすぎます。そのため、金属の筒を通す導波管が多用されます。

• 空間合成 (Spatial Combining): 多数の増幅素子を円筒状または矩形の導波管内に配置し、空間上で電波を合成します。これにより、基板配線による伝送ロスを劇的に減らすことが可能です。

② 基板材料の厳選

一般的なFR-4基板などは論外であり、極めて低損失な素材が求められます。

• テフロン系基板 (PTFE): Rogers 3000/4000シリーズなどが標準的。

• セラミック基板 (AlN, Al2O3): 放熱性と低損失を両立。

• LCP (液晶ポリマー): 柔軟性があり、ミリ波特性が非常に優れているため、高密度実装に向いています。

③ 精密なフェーズマッチング（位相整合）

合成前の各パス（経路）の長さがミクロン単位で異なると、位相がズレて合成効率が落ちます。

• 対策: チップ個別のバラツキを補正するために、各GaN MMICの直前にデジタル制御の**可変移相器（Phase Shifter）**を配置し、ソフトウェアで動的に位相を微調整（キャリブレーション）します。

④ コンビネータ構造の最適化

• ウィルキンソン合成器の多段化抑制: 2分配を繰り返すトーナメント方式は、段数が増えるほどロスが累積します。Q/Vバンドでは、1段で多分配・多合成を行う「ラジアルコンビネータ（放射状合成器）」などが検討されます。

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3. 次世代技術：ヘテロジニアス・インテグレーション

最近のトレンドは、チップとアンテナを極限まで近づける「チップ・レット」や「3D実装」です。

• Wafer-Level Packaging (WLP): 増幅器チップの上に直接アンテナや合成器を成膜することで、従来のワイヤボンディングやコネクタによる接続ロスを根絶します。

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スペックへの影響（例）

効率的な合成対策がなされた装置と、そうでない装置では、最終的な出力電力（Pout）に以下のような差が出ます。

対策レベル	合成効率 (8チップ合成時)	期待される出力	課題
標準（基板合成）	60% 〜 70%	ロスにより熱問題が深刻化	冷却機構が巨大化
高度（導波管/空間合成）	85% 〜 95%	高いPAEを維持	製造コストと精度管理

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次のステップとして、より具体的な実装に興味はありますか？

• 「空間合成器を用いた実際のSSPA製品の内部構造」

• 「Q/Vバンドにおける**デジタル・プリディストーション（DPD）**による歪み補正」

• 「**液体冷却（水冷）**を用いたGaN高密度実装の事例」

どの方向性で詳細を確認したいか教えてください。