CFET（Complementary FET：相補型電界効果トランジスタ）

CFET（Complementary FET：相補型電界効果トランジスタ）は、次世代の半導体微細化における切り札として注目されている構造です。

従来のCMOS（Complementary MOS）では、n型（NMOS）とp型（PMOS）を**「横」に並べて配置していましたが、CFETではこれらを「縦」**に積み重ねます。

1. CFETの基本概念

CFETは、従来のFinFETや現在導入が進んでいるGAA（Gate-All-Around）ナノシート構造を進化させたものです。

積層構造: NMOSとPMOSを上下にスタック（積み上げ）することで、チップ上の専有面積を劇的に削減します。
省スペース化: 理論上、標準的なロジックセルの面積を約50%削減できる可能性があります。
配線の短縮: デバイス間の距離が近くなるため、寄生容量の削減や信号伝達の高速化が期待されます。

2. なぜCFETが必要なのか？

半導体の微細化（ムーアの法則）が物理的な限界に近づく中で、以下の課題を解決するために開発されています。

特徴	FinFET / GAA	CFET
配置	NMOSとPMOSが隣り合わせ	NMOSとPMOSが上下に重なる
スケーリング	横方向の微細化が限界	縦方向（3D）に拡張
設計の複雑さ	中程度	高い（複雑なプロセスが必要）

3. 構造の種類

CFETの製造アプローチには主に2つの流れがあります。

モノリシック（一体型）CFET:

一つのウェハ上で、連続した工程によって上下のトランジスタを作り込みます。非常に高い精度が求められますが、最もコンパクトになります。
シーケンシャル（順次積層）CFET:

下のトランジスタ（通常はNMOS）を作った後、別のウェハから上層を貼り合わせ、上のトランジスタ（PMOS）を作ります。異なる材料を組み合わせやすいメリットがあります。

4. 主な課題

実用化に向けては、まだいくつかの高いハードルがあります。

製造プロセス: 非常に深いコンタクト（接続穴）の形成や、上下で異なる不純物注入が必要です。
熱設計: トランジスタが重なることで熱がこもりやすくなり、放熱対策が重要になります。
歩留まり: 構造が複雑になる分、製造時の欠陥が発生しやすくなります。

展望

Intel、Samsung、TSMCといった主要メーカーは、2nm世代以降（1.4nm〜1nm世代など）での導入を目指して研究開発を加速させています。

出典：Google Gemini

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