「Chip to Chip（チップ・トゥ・チップ、C2C）」や「Chip to Wafer（チップ・トゥ・ウェーハ、C2W）」などの三次元微細結合技術は、複数の半導体チップ（ダイ）を垂直に積層し、超高密度で電気的に接続するための技術群です。これは、**3D-IC（三次元積層型集積回路）やヘテロジニアス・インテグレーション（異種統合）**を実現するための核となる技術です。
これらの結合技術は、主に積層する対象の違いに基づいています。
1. 主要な積層・結合技術
積層する対象によって、主に以下の3つの方式に分けられます。
① Chip to Wafer (C2W: チップ・トゥ・ウェーハ)
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概要: 製造が完了し、検査済みの良品チップ（ダイ）を、別の未切断のウェーハの上に一つずつ高精度に配置して接合する方式です。
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メリット: 良品チップだけを選別して積層できるため、歩留まりが高いことが最大の利点です。
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用途: 異なる種類のチップ（例：ロジックとメモリ）を混載するヘテロジニアス・インテグレーションで多用されます。
② Wafer to Wafer (W2W: ウェーハ・トゥ・ウェーハ)
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概要: 製造が完了したウェーハとウェーハを、切断せずにそのまま貼り合わせる方式です。
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メリット: 一括で接合できるため、生産性（スループット）が非常に高いです。また、最も微細な接続ピッチ（間隔）を実現しやすいです。
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用途: 同種のチップ（例：メモリの積層）や、接続ピッチの極めて微細なCMOSイメージセンサーなどで主に利用されます。
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課題: どちらか一方のウェーハに不良チップがあると、積層全体が不良になってしまうため、歩留まりがC2Wより低くなる傾向があります。
③ Chip to Chip (C2C: チップ・トゥ・チップ)
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概要: 製造が完了し、切断された良品チップと良品チップを、一つずつ高精度に配置して接合する方式です。
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メリット: C2Wと同様に良品のみを組み合わせるため歩留まりが高く、さらに柔軟な組み合わせが可能です。
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用途: 複数のチップレットを組み合わせたCPUやGPUのパッケージング（マルチチップモジュール）などで利用されます。
2. 接続を実現するキー技術
これらの積層方式において、実際にチップ間で電気的な接続を行うための具体的な技術が重要になります。
1. シリコン貫通電極（TSV: Through-Silicon Via）
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概要: チップのシリコン基板を垂直に貫通させて形成される微細な配線（ビア）です。チップの表面と裏面、または上下の積層チップ同士を最短距離で接続します。
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役割: 3D-ICにおいて、チップ間で信号や電力を伝えるための垂直配線の役割を果たし、配線長をマイクロメートルオーダー（μm）に短縮し、高速化と低消費電力化を可能にします。
2. マイクロバンプ接合
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概要: チップ表面に、TSVの端子となる非常に微細な金属の突起（バンプ、通常はんだ）を形成し、これを熱や圧力で接合する技術です。
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役割: W2W、C2W、C2Cのいずれにおいても、電気的な接続と物理的な接着を担う最も一般的な接合技術です。ピッチ（バンプ間隔）は数十μｍ程度です。
3. ハイブリッド・ボンディング（Hybrid Bonding）
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概要: 次世代の超微細接合技術です。金属（主に銅: Cu）の接続端子と、その周辺の絶縁膜（主に二酸化ケイ素: SiO$_2$）を同時に接合する技術で、常温または低温で高い接続信頼性を実現します。
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特徴: マイクロバンプよりも遥かに微細なサブμｍ級のピッチで接続が可能であり、TSVの性能を最大限に引き出します。
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役割: W2W、C2Wの両方で開発が進んでおり、特に高性能な**AIチップ（GPUとHBMメモリなど）**の集積に不可欠な技術となっています。
