SiCの高速スイッチング時に問題となるセルフターンオンの発生リスクの低減方法

SiC-MOSFETの高速スイッチング時に問題となるセルフターンオンのリスクは、ゲート駆動回路の工夫と、Crss/Cissの容量比などのデバイス特性の最適化によって低減できます。

セルフターンオンのメカニズム

セルフターンオンは、ハーフブリッジ回路などで一方のMOSFETがオフしているときに、他方のMOSFETがターンオンすることで発生する、オフ側のMOSFETの誤動作です。この現象はミラー効果によって引き起こされます。

1. 高速な$V_{DS}$の変化: ハーフブリッジ回路でハイサイドスイッチがターンオンすると、オフしているローサイドスイッチのドレイン-ソース間電圧（$V_{DS}$）が急峻に立ち上がります。

2. ミラー電流の発生: この急峻なVDSの変化（$dV_{DS}/dt$）は、ドレイン-ゲート間容量（$C_{GD}$、通称ミラー容量）を介して、ゲートに電流（ミラー電流）を流します。

3. ゲート-ソース間電圧の上昇: ミラー電流が、ゲート-ソース間容量（$C_{GS}$）と外部のゲート抵抗（$R_{G}$）に流れることで、ゲート-ソース間電圧（$V_{GS}$）が上昇します。

4. 誤ターンオン: VGSがMOSFETの閾値電圧（$V_{th}$）を超えると、オフしていたMOSFETが意図せずターンオンしてしまい、アーム短絡などの故障につながります。

セルフターンオンの低減方法

セルフターンオンのリスクを低減するには、主に以下の2つのアプローチがあります。

1. ゲート駆動回路による対策

ゲート駆動回路の設計で、ミラー電流によるVGSの上昇を抑制します。

• 負バイアス駆動: オフ時にゲートに負電圧（例：-5V）を印加し、ノイズによるVGSの上昇を防ぎます。これにより、閾値電圧との間に余裕を持たせることができます。

• 低インピーダンスのターンオフパス: ターンオフ時に、ゲートを低インピーダンスでソースに接続する回路を設けることで、ミラー電流を効率よくソースに逃がし、VGSの上昇を抑えます。

• アクティブ・ミラークランプ回路: ゲート-ソース間の電圧が一定値を超えたときに、ゲートとソース間を短絡するスイッチを設けることで、ミラー電流によるVGSの上昇を強力に抑制します。

• ゲート抵抗の最適化: ターンオフ抵抗（$R_{G(off)}$）を小さくすることで、ミラー電流によるVGSの上昇を抑制できますが、スイッチング損失とのトレードオフになります。

• ゲート駆動基板のレイアウト: ゲートループのインダクタンスを最小化するよう、ゲート駆動回路の配線長を短く、面積を小さくすることが重要です。

2. デバイスの容量比による対策

デバイス自体の容量特性もセルフターンオンに大きく影響します。

セルフターンオン現象は、ミラー電流が流れる経路のインピーダンスが高いほど起こりやすくなります。ゲート-ソース間はCGSとRGが並列になった経路と見なせます。

VGSの変化は、以下の式で表されます。

この式から、$C_{GD}$（$C_{rss}$）と$C_{GS}$（$C_{iss}$）の比（$C_{rss}/C_{iss}$）が小さいほど、$dV_{DS}/dt$の影響を受けにくく、セルフターンオンのリスクが低減されることがわかります。

メーカーは、この容量比を低減するようにデバイスのプロセス技術を最適化しており、高ゲート閾値電圧や低ミラー容量を持つSiC-MOSFETを開発しています。特にCrssが小さいデバイスは、高速スイッチング時に発生するミラー電流を小さく抑えるため、セルフターンオン対策に有効です。

この資料は、セルフターンオン現象を分かりやすく解説しています。

出典：国立大学法人群馬大学　パワーエレクトロニクスにおけるアイソレータ 回路技術

抜粋：P.23

出典：第 4 世代 SiC MOSFET ディスクリートパッケージ 諸特性と回路設計の注意点 アプリケーションノート (ROHM)

抜粋：P.10