この技術は、2.5次元 (2.5D) インテグレーションと呼ばれる、高性能半導体の集積技術の中核をなすものです。この技術は、CPU/GPUなどのロジックチップと、広帯域・高容量メモリであるHBM (High Bandwidth Memory) を単一のパッケージ上に統合し、データ処理能力を飛躍的に向上させます。
ロジックとHBMを統合する際の「接続媒体」として、SiインターポーザーとRDLインターポーザーが主に利用されます。
1. 2.5Dインテグレーションの概要
2.5Dインテグレーションでは、複数のチップレット（機能ごとに分割された小さな半導体ダイ）を、配線層を持つ**インターポーザー（中継基板）**の上に並べ、マイクロバンプで接続します。インターポーザー自体は、外部の基板（PCB）に接続されます。
この技術の最大の利点は、ロジックチップとHBM間の配線距離を極めて短くできるため、超高速なデータ通信と低消費電力化を両立できる点です。
2. Siインターポーザー vs. RDLインターポーザー
ロジックチップとHBMを接続するインターポーザーには、主にシリコン（Si）製と再配線層（RDL）製があり、それぞれ特徴と用途が異なります。
a. Siインターポーザー（シリコンインターポーザー）
従来の高性能2.5Dパッケージで主流の技術です。
| 特徴 | 詳細 |
| 材料 | シリコンウェーハ |
| 配線密度 | 極めて高い。半導体プロセス技術を利用するため、配線幅が数マイクロメートル( μm) と非常に微細です。 |
| 接続技術 | TSV (Through-Silicon Via) と呼ばれる貫通電極によって、インターポーザーの裏表を接続します。 |
| 利点 | 最高の配線密度と性能を実現でき、HBMなどの高密度な接続を要するチップレット統合に最適です。 |
| 課題 | コストが高い。ウェーハサイズが限られるため、インターポーザーの大型化に限界があります。 |
b. RDLインターポーザー（再配線層インターポーザー）
主にファンアウト型パッケージ技術を応用した、比較的新しい技術です。
| 特徴 | 詳細 |
| 材料 | 樹脂基板（オーガニック基板） |
| 配線密度 | Siインターポーザーよりは低いが、従来の基板より高い（配線幅が数 μm ～十数 μm）。 |
| 接続技術 |
基板上に形成されたRDL (Redistribution Layer) と呼ばれる銅（Cu）と絶縁層の多層構造で配線します。 |
| 利点 | Siインターポーザーよりも製造コストが低い。より大きなサイズのインターポーザー（大型化）に対応できるため、多くのチップレット統合に適しています。 |
| 課題 | 配線密度がSiに劣るため、HBMのような超高密度接続が必要な場合は、シリコンブリッジなどの補助技術を併用する必要があります。 |
3. ロジックチップとHBMのインテグレーション
高性能なAIアクセラレータやデータセンター向けCPU/GPUでは、この2.5D技術が標準となっています。
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HBMスタック: 複数のDRAMチップをTSVで垂直に積み重ねて（3Dスタッキング）、単一のHBMスタックを形成します。
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ロジックチップ: 高度な演算を行うCPU、GPU、またはSoC（System-on-Chip）です。
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インターポーザー上への搭載:
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HBMスタックとロジックチップの両方を、インターポーザーの上にマイクロバンプを介して高密度で並べて接続します。
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これにより、チップ間の配線長が短縮され、テラバイト/秒 (TB/s) クラスの広帯域なデータ転送が可能になります。
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先進的な企業は、コストと性能のバランスを取りながら、高性能・高集積な製品にはSiインターポーザーを、大型化やコスト効率が求められる製品にはRDLインターポーザーを、それぞれ使い分ける戦略を進めています。
