FPGA用の通信クロック

FPGAで高速通信（SerDes）を行う際、リファレンスクロックの品質は通信の成否を分ける非常に重要な要素です。特に、差動水晶発振器の選定は、通信エラー（ビットエラー）を抑えるための鍵となります。

FPGA用の通信クロック選定において、実務上押さえるべきポイントを整理しました。

1. 通信規格別の主要周波数

FPGAのSerDes（GTH, GTY, GTMなど）が必要とするリファレンスクロックは、規格によってある程度決まっています。

Ethernet (10G/25G/100G): 156.25 MHz（最も一般的）
PCI Express (Gen3/4/5): 100.00 MHz
USB 4.0 / DisplayPort: 100.00 MHz や 135.00 MHz など
SDI (映像): 148.5 MHz または 148.5/1.001 MHz

2. FPGAリファレンスクロックに求められる3要素

FPGAのデータシート（例：AMD/Xilinxの DC and AC Switching Characteristics）には、非常に厳しい要求仕様が記載されています。

① 超低位相ジッタ (Phase Jitter)

SerDes内部のPLLで周波数を数倍〜数十倍に引き上げるため、元のクロックの「揺らぎ」も増幅されます。

要求値: 多くの高速規格で 100 fs (フェムト秒) 〜 300 fs RMS (12kHz-20MHz) 以下が推奨されます。
選定: 「Low Jitter」を謳う差動発振器（例：Epson SG-8503CA, SiTime SiT9365など）が必須です。

② 出力規格の適合性

FPGA側の専用入力ピン（MGTREFCLKなど）に合わせた電気的特性が必要です。

LVDS: 低消費電力だが、非常に高い周波数では振幅不足になることも。
LVPECL: 伝統的に高速通信で最も好まれる。ジッタ特性が優秀。
HCSL: PCIeを利用する場合はこれ一択。FPGA内部で終端が容易な場合が多い。

③ 周波数安定度 (PPM)

通常 ±20ppm 〜 ±50ppm 程度が求められます。
同期網（SyncEなど）や極端な温度変化がある環境では、より高精度な TCXO（温度補償型） が検討対象になります。

3. 基板設計（ハードウェア）の注意点

FPGAのSerDes用クロックは、ロジック用のクロックとは別物として扱う必要があります。

配置: FPGAの専用クロック入力ピン（専用のBank）のすぐ近くに配置し、配線長を最短にします。
DCカットコンデンサ: 多くのFPGA（特にXilinx UltraScale以降）では、入力ピンの前で 0.1μFのセラミックコンデンサによるAC結合 が推奨されます。
インピーダンス: 差動100Ωの等長配線を徹底します。

4. おすすめの構成例

通信ターゲット	推奨周波数	出力規格	備考
10G/25G Ethernet	156.25 MHz	LVPECL / LVDS	低ジッタ(100fs級)が必須
PCI Express Gen4/5	100.00 MHz	HCSL	システム全体のクロック構成に合わせる
産業用通信 (EtherCAT等)	25.00 / 50.00 MHz	LVDS / CMOS	信頼性とコストのバランス

現在、具体的に検討されているFPGAのシリーズ（例：Artix-7, Kintex UltraScale+, Cyclone 10など）や、通信速度（Gbps）はどのくらいでしょうか？

それらが分かれば、データシートに基づいたより具体的なジッタ要件などをアドバイスできます。

出典：Google Gemini

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