IEEE 802.1Qbv（スケジューリング）

IEEE 802.1Qbv（Time-Aware Shaper: TAS）は、TSN規格群の中でも**「通信の確定性」**を担保する最も核心的な技術です。28Gbpsクラスの広帯域データ（CXP画像など）と、PLC等の制御信号を同一のネットワーク線路に混在させる際、このスケジューリング制御が不可欠になります。

1. 動作原理：ゲート制御リスト (GCL)

IEEE 802.1Qbvは、イーサネットスイッチの各出力キューの前に「ゲート」を配置し、その開閉をナノ秒単位のスケジュールで制御します。

• ゲート制御リスト (Gate Control List): どの時間帯（タイムスロット）に、どの優先度（トラフィッククラス）のゲートを開けるかを定義したプログラム表です。

• サイクル時間: GCLは一定のサイクル（例：1msや500$\mu s$）で繰り返されます。

• ガードバンド (Guard Band): 優先通信の時間が始まる直前に、非優先通信（ベストエフォート）の送信を一時停止する「バッファ時間」を設けます。これにより、大きなパケットが優先通信の時間帯に食い込むのを防ぎます。

2. スケジューリングの最適化設定

56Gbps PAM4や28Gbps I/Oを扱うFPGAシステムでTSNを統合する場合、GCLの設計には以下のトレードオフが発生します。

3. FPGA（Zynq UltraScale+ / Versal）での実装ポイント

FPGAで802.1Qbvを実装する際、ハードウェアロジック（PL）が正確な「時刻」を知っている必要があります。

• PTPとの連動: IEEE 802.1AS（時刻同期）で得られた時刻カウンタに基づき、GCLのステートマシンが駆動します。

• AXIインターフェースのトラフィック制御: FPGA内部のLPDDR4からTSN IPへデータを送る際、IP内の「タイムアウェア・シェーパー」がGCLの状態を見て、バス上でのデータ転送を一時停止（Back Pressure）させます。

• リソース消費: ゲート数やキュー数が増えると、FPGA内のBlock RAMやロジックリソースを消費します。

4. 28Gbps I/Oシステムにおける課題と対策

超高速I/O（CXP-12等）とTSNを組み合わせる場合、**「内部バッファの枯渇」**が最大の懸念点です。

• 課題: 非優先通信のゲートが閉じている間、CXPから絶え間なく入ってくる画像データはLPDDR4などのメモリに蓄積され続けます。GCLのサイクル設定が不適切だと、バッファが溢れ（オーバーフロー）、画像欠落が発生します。

• 対策:

  1. LPDDR4帯域の確保: メモリ帯域の計算時に、TSNの「ゲート閉」時間を考慮した最大バースト転送レートを算出する。

  2. トラフィックシェーピング: 送信側で一気にデータを流さず、トークンバケットアルゴリズム等を用いて平滑化（スムージング）を行う。

次のステップへの提案

特定のFPGA（AMD/Intel）が提供するTSN Endpoint IPの設定ツール（VivadoのGUIなど）において、GCLのパラメータ（Time Interval）を具体的にどのように入力するか、あるいはコンフィギュレーションソフト（CNC）との連携について興味はありますか？

また、IBERTで評価した物理層のジッタが、このナノ秒単位のスケジューリング精度に与える影響についても深掘り可能です。

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