GCLのパラメータ（Time Interval）

GCL（Gate Control List）のTime Intervalパラメータは、TSNスイッチの各出力キューが「どの状態（開/閉）」を「どれだけの時間（ナノ秒単位）」維持するかを定義する、いわば**ネットワークのタイムチャート（楽譜）**です。

28Gbpsクラスの広帯域データを扱うFPGAシステムでは、この時間配分がスループットとリアルタイム性の両立を左右します。

1. GCLエントリの構成要素

標準的なIEEE 802.1Qbvの実装（AMDのTSN Endpoint IPなど）では、1つのGCLエントリは以下のセットで構成されます。

• Gate State (8-bit): 各優先度キュー（通常0〜7の8つ）の開（1）/ 閉（0）の状態をビットマップで指定。

• Time Interval (32-bit): そのゲート状態を維持する期間（ナノ秒またはクロックサイクル数）。

設定例（サイクル時間 1ms の場合）

2. 28Gbps I/O と LPDDR4 帯域への影響

Time Intervalを設計する際、**「ゲートが閉じている間にどれだけのデータがメモリ（LPDDR4）に溜まるか」**の計算が必須です。

• バッファ容量の計算:

  CXP-12（12.5Gbps）で画像を入力し、GCLでTSNの送信ゲートが 200 μs 閉じている場合：

  12.5Gbps x 200 μs = 2.5 Mbits ≈ 312.5  KB

  この量のデータが、ゲートが閉まっている間にLPDDR4へ一時的に退避されるため、メモリ帯域とFIFO容量にこの「溜まり」を捌く余裕が必要です。

3. FPGAでの実装上の注意：PTP同期精度

Time Intervalはナノ秒単位で指定しますが、その実行精度はIEEE 802.1AS（PTP）の同期精度に依存します。

• ジッタの影響:

  IBERTで評価したような物理層のジッタがクロックツリーを介してPTPカウンタに影響を与えると、Time Intervalの切り替わりタイミングが微細に揺れます（ナノ秒〜数十ナノ秒）。

• ハードウェア・オフロード:

  ソフトウェア（CPU）でゲートを制御するとミリ秒単位の誤差が出るため、FPGAのロジック（PL）に実装された専用のタイマーユニットを使用して、ハードウェア・リアルタイムでGCLを回すのが定石です。

4. コンフィギュレーションのツール

通常、これらのパラメータは以下のいずれかの方法で設定します。

1. 静的設定: VivadoのIPカタログでGCLの初期値を埋め込む（評価用）。

2. 動的設定 (NETCONF/YANG): ネットワーク上のCNC（Centralized Network Configuration）から、実行時にレジスタを書き換える。

3. ユーザーロジック: FPGA内のArmプロセッサ（A53等）からAXI-Lite経由でGCLテーブルを直接操作する。

次のステップへの提案

実際にGCLを設定して通信試験を行う際、**「ガードバンド（Entry 2相当）の最適な長さの算出方法」**について詳しくお知りになりたいですか？あるいは、バッファオーバーフローを防ぐためのLPDDR4へのDMA転送設計について深掘りが必要でしょうか？

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