PICS（Passive Integration Connecting Substrate）は、村田製作所（旧IPDiA社）が提唱する、シリコン基板上に受動素子を高度に統合するプロセステクノロジーです。
単に「部品を作る」だけでなく、基板そのものを機能的なプラットフォームに変える技術であり、RFSoCや高速デジタル通信（Thunderbolt 5、ConnectX-7等）の設計において重要な役割を果たしています。
1. PICS技術の核となる「3D構造」
PICSの最大の特徴は、シリコンウェハに対してリアクティブイオンエッチング（RIE）などの半導体微細加工技術を用い、深い溝（トレンチ）を形成することにあります。
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表面積の劇的な拡大: 平面的な構造ではなく、シリコンに深い穴を掘り、その壁面を電極として利用します。これにより、同じフットプリント（面積）でMLCC（積層セラミックキャパシタ）の数十倍〜数百倍の容量密度を実現しています。
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アスペクト比: トレンチの深さと幅の比率は最大で60:1に達し、わずか100μm程度の厚さのチップ内に膨大な電極面積を詰め込んでいます。
2. 統合できる素子
PICSは「Connecting Substrate」の名が示す通り、単一のキャパシタだけでなく、複数の受動素子を一括して統合（IPD: Integrated Passive Device）できます。
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高密度キャパシタ: デカップリング用のMOS/MIM構造キャパシタ。
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高Q値インダクタ: シリコン上の配線技術を用いた高精度なコイル。
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精密抵抗: 経時変化や温度変化が極めて少ない薄膜抵抗。
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ダイプレクサ/フィルタ: これらを組み合わせた高周波回路。
3. 技術的メリット：なぜPICSなのか？
| メリット | エンジニアリング上の効果 |
| 超薄型化 (Low Profile) | 100μm以下の厚さが可能なため、SoCパッケージ内や基板内層への埋め込みが可能。 |
| 超低ESL/ESR | 接続経路が極めて短いため、インダクタンスが最小化され、100GHz超の帯域まで対応可能。 |
| 高温安定性 | シリコン酸化膜/窒化膜（Oxide/Nitride）を誘電体に使用するため、250℃以上の環境でも特性が劣化しない。 |
| 高い信頼性 | セラミックのようなクラック（割れ）のリスクが極めて低く、MLCCの約10倍の寿命・安定性を誇る。 |
4. RF/高速デジタル設計への応用
エレクトロニクスエンジニアの視点では、以下のユースケースが特に重要です。
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電源インテグリティ（PI）の極限追求:
ConnectX-7のような400Gネットワークチップや、NVIDIA ThorのようなAI SoCの直下（またはパッケージ内）にPICSキャパシタを配置。急峻な電流変動（di/dt）に対する「反共振（Anti-resonance）ピーク」を排除し、クリーンな電源ラインを供給します。
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RFフロントエンドの小型化:
ディスクリート部品ではバラツキや寄生容量が無視できない数GHz〜数十GHz帯において、PICS上にマッチング回路やフィルタを構成することで、設計通りの特性を最小面積で実現します。
5. iNARTE/EMC設計との関連
EMC対策（EMI抑制）において、PICSは「ノイズ源の極近傍での封じ込め」を可能にします。
従来の基板設計では、ビアや配線パターンによる寄生インダクタンスがノイズフィルタの効果を減衰させていましたが、PICS技術を用いたインターポーザや内蔵キャパシタを使用することで、理想的な接地（Grounding）とバイパス環境を構築できます。
出典：Google Gemini (Gemini は AI であり、間違えることがあります。)
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