IBERTを使用したリンクテスト

IBERT（Integrated Bit Error Ratio Tester）を使用したリンクテストは、28Gbps NRZや56Gbps PAM4といった高速シリアルインターフェースの「物理層（PHY）」の健全性を確認するための最も強力なツールです。

実機評価において、シグナルインテグリティ（SI）を定量化し、等化器（CTLE/DFE）のパラメータを最適化するプロセスを整理します。

1. IBERTテストの主要ステップ

AMD (Xilinx) のVivadoツールパスにおいて、以下の手順で実施します。

① IBERT IPの生成と実装

ハードウェア設定: 使用するトランシーバー（GTY/GTM等）の場所、リファレンスクロックの周波数、およびターゲットとなるラインレート（28.125Gbpsや56Gbps等）を指定します。
パターン生成: PRBS-31Q（PAM4用）やPRBS-31（NRZ用）などの疑似ランダムパターンを選択します。

② ハードウェアマネージャーでの接続

FPGAを実機動作させ、JTAG経由でVivadoの「Hardware Manager」からシリアルリンクをスキャンします。ここで各レーンの「Link Status」が Locked になれば、物理的な接続は概ね確立されています。

③ アイ・スキャン (2D Eye Scan)

受信端での信号の「広がり」を水平・垂直軸でスキャンし、ヒートマップとして可視化します。
Open Eye: 青や紫の領域が広いほど、ノイズ耐性が高い良好なリンクです。
PAM4の特異性: PAM4では3つのアイが縦に並びます。中央のアイが最も大きく、上下が小さくなる傾向があるため、3つすべてが十分に開いているかを確認します。

2. スイープ機能による最適化

手動でCTLE/DFEを調整するのは困難なため、**「Auto-Swell」や「Sweep」**機能を使用します。

パラメータスイープ: CTLEの各ゲイン設定やDFEのタップ係数を段階的に変化させ、最も低いBER（ビット誤り率）を記録する設定を自動探索します。
マージン解析: 最良の設定において、電圧・時間の両方向でどれだけのマージンがあるかを数値化します。

3. 28Gbps/56Gbpsにおけるデバッグの要所

リンクが確立しない、またはBERが高い場合のチェックリストです。

物理的な要因

低損失基板の影響: 基板材料（Megtron 6/7等）が不適切だと、等化器の限界を超えてアイが潰れます。
同軸コネクタ・ケーブル: BullsEyeコネクタや高性能同軸ケーブルの接触不良、または曲げ半径による損失。
リファレンスクロック: クロックのジッタ（位相雑音）が大きすぎると、SerDesが正確にサンプリングできません。

回路設計の要因

AC結合コンデンサ: 01005サイズ（0402公称）などの極小チップを使用し、パッド部分でのインピーダンス不連続（寄生容量）を最小限に抑えているか。
ビア・スタブ: 28Gbps以上では、信号が通らないビアの残りカス（スタブ）が共振を引き起こします。バックドリル加工の有無を確認してください。

4. 次のステップ：プロトコル層への移行

IBERTで物理層の「疎通」が確認できたら、次は実際のデータ（CoaXPressパケットやイーサネットフレーム）を流すフェーズに移ります。

FEC（前方誤り訂正）の効果確認: 56Gbps PAM4では、IBERT上の生BERが $10^{-5}$ 程度であっても、FECを適用することで $10^{-12}$ 以下に改善できる場合があります。

現在、具体的な基板（自作または評価ボード）で、特定のレーンが通らないといったトラブルに直面されていますか？あるいは、アイ・スキャンの結果の見方について詳しく知りたいでしょうか？

出典：Google Gemini (Gemini は AI であり、間違えることがあります。)

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