JESD204Cは、最新の超高速データ・コンバータ（ADC/DAC）とFPGA/ASIC間を結ぶためのシリアル・インターフェース規格です。
AD9082やAD9088、AFE8100といった最新デバイスでは、従来のJESD204Bでは帯域不足となるため、このJESD204Cの採用が標準となっています。
JESD204BとJESD204Cの主な違い
JESD204Cは、単なる高速化だけでなく、伝送効率の向上とレイテンシの最適化が図られています。
特徴 | JESD204B | JESD204C |
最大レーン速度 | 12.5 Gbps | 32.5 Gbps |
符号化方式 | 8b/10b | 64b/66b および 64b/80b (8b/10bも互換) |
伝送効率 | 80% (20%がオーバーヘッド) | 約97% (64b/66b使用時) |
同期方式 | SYNC~ 信号によるハンドシェイク | SYSREF および確定的な位相同期 |
エラー訂正 | なし | FEC (前方誤り訂正) をサポート |
JESD204Cの重要ポイント
1. 符号化方式の刷新 (64b/66b)
JESD204Bの8b/10bエンコードでは、10ビット送っても実データは8ビット分という大きなロスがありました。JESD204Cで導入された64b/66bは、このオーバーヘッドを劇的に減らし、実効スループットを最大化しています。これにより、1chあたりのサンプルレートが向上しても、必要な配線数（レーン数）を抑えることができます。
2. 位相同期の進化
多チャネルのフェーズドアレイやMIMOシステムでは、チャネル間の「位相同期（デタミニスティック・レイテンシ）」が極めて重要です。JESD204Cでは、SYSREF信号を使用して複数のコンバータ間のタイミングをナノ秒単位で揃える仕組みが強化されています。
3. FEC (Forward Error Correction)
32.5 Gbpsという極低信号レベルの高速通信では、基板上のノイズによるビットエラーが避けられません。JESD204CはFECをサポートしており、再送待ちをすることなく、受信側でエラーを自動修復してデータ整合性を維持します。
実装上の注意点（AD9082などの場合）
これらのチップをFPGA（Xilinx VersalやIntel Agilexなど）と接続する際、以下の点が設計の難所となります。
基板設計 (SI): 32Gbps近い信号を通すため、基板材料には低誘電損失（Low-Df）のハイエンド材（Megtron 6/7など）が必須となります。
IPコアのライセンス: FPGA側でJESD204Cを受信するためのIP（Intel/Xilinxが提供）が必要となり、多くの場合、追加のライセンス費用が発生します。
SERDESの制約: FPGA側のSERDES（高速トランシーバ）が、JESD204Cの要求するデータレートに対応しているか確認が必要です。