FPGA上でのデジタル干渉キャンセラーのロジック実装

FPGA（特にRFSoC）上で実装するデジタル干渉キャンセラー（Digital Interference Canceller）は、Wi-Fi 8などの強大な干渉波が存在する環境下で、微弱なWi-SUN FAN信号を抽出するための切り札となります。

4.5GHz帯のような広帯域かつ高密度な周波数利用を想定し、ロジック実装の具体的なアーキテクチャと最適化手法を詳述します。

1. アダプティブ・ノイズ・キャンセラー (ANC) の基本構造

FPGA上での干渉除去は、一般的にLMS（Least Mean Squares）アルゴリズムを用いた適応フィルタとして実装されます。

• 参照信号（Reference Signal）: 干渉源（Wi-Fi 8など）の送信データ、または干渉波のみを捉えた別アンテナの入力を利用します。

• 誤差信号（Error Signal）: 「混合信号（Wi-SUN + 干渉）」から「推定された干渉成分」を引き算した結果です。

• 更新ロジック: 誤差信号が最小になるように、フィルタ係数（Tap係数）をリアルタイムで更新し続けます。

2. FPGAロジックの実装ポイント

RFSoCの高速サンプリング環境では、1クロック内での処理が間に合わないため、パイプライン化と並列化が必須です。

① タップ係数の更新（Weight Update）

LMSの更新式 $w(n+1) = w(n) + \mu e(n) x^*(n)$ を実装する際、ステップサイズ $\mu$ の調整が安定性の鍵です。

• シフト演算への置き換え: μ を 2-n とすることで、重い乗算器を避け、バレルシッタ（位移演算）のみで実装し、DSPリソースを節約します。

② 複素演算の最適化

Wi-SUNのI/Q信号を扱うため、複素乗算器が必要です。

• 3乗算器構成: 通常の複素乗算（4乗算器）ではなく、代数的に変形した3乗算器構成をとることで、RFSoC内のDSP48E2スライス消費を25%削減できます。

③ 高速AXI-Streamインターフェース

ADCからのデータ（4.5GHz帯のDDC後データ）を滞りなく処理するため、TUSERなどのメタデータを用いてパケットの先頭（Start of Packet）を同期させ、干渉除去の収束タイミングを制御します。

3. Wi-Fi 8 等の広帯域干渉への対策：サブバンド分割

Wi-Fi 8のように帯域幅が非常に広い（最大320MHz）場合、単一のFIRフィルタではタップ数が膨大になり、FPGAのリソースを圧迫します。

• Polyphase Filter Bank (PFB): まず信号を複数のサブバンドに分割します。

• パラレル・キャンセル: 各サブバンドごとに独立した小型の干渉キャンセラーを並列配置します。

• メリット: 各フィルタの動作周波数を下げつつ、広帯域な干渉を効率的に「削る」ことが可能です。

4. RFSoC SOM での実装レイアウト例

5. デバッグと評価の自動化（PyVISAの活用）

実装したキャンセラーの効果を定量化するために、以下の環境を構築するのが効率的です。

1. 信号生成: SG（信号発生器）でWi-Fi 8の干渉波を重畳させたWi-SUN信号を入力。

2. キャプチャ: RFSoCの内部信号（キャンセル前・後）をILA（Integrated Logic Analyzer）またはDMA経由で取得。

3. 解析: Pythonで取得データを読み込み、EVM（Error Vector Magnitude）の変化をプロット。

4. • 「キャンセラーON/OFFでのBER（ビット誤り率）改善度」を自動計測するスクリプトを組むことで、最適なタップ数の選定が可能になります。

次のステップへのご提案

あるいは、現在お使いの Avnet XRF シリーズ等のリソース状況（利用可能な DSP 数など）に合わせた設計最適化についてもアドバイス可能です。

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