LPDDR4の帯域

LPDDR4の帯域幅（スループット）を算出する際は、「データレート（転送速度）」と「バス幅（ビット幅）」、そして**「チャネル数」**の組み合わせで決まります。

28Gbps I/OやCoaXPress（CXP-12）のような高速インターフェースと組み合わせる場合、メモリ帯域がボトルネックにならないよう正確な計算が必要です。

1. 帯域幅の基本計算式

2. 一般的な構成別の理論最大帯域

FPGA評価ボードやSoM（System on Module）でよく使われる構成の理論値は以下の通りです。LPDDR4は通常、1つのパッケージ内に 2チャネル（32-bit分） を持っています。

構成	データレート	バス幅	理論帯域 (GB/s)
LPDDR4-2400	2400 Mbps	32-bit (2ch)	9.6 GB/s
LPDDR4-3200	3200 Mbps	32-bit (2ch)	12.8 GB/s
LPDDR4-3733	3733 Mbps	32-bit (2ch)	14.9 GB/s
LPDDR4-4266	4266 Mbps	32-bit (2ch)	17.1 GB/s

[NOTE]

実効帯域について

上記は理論値です。実際にはコマンド発行のオーバーヘッドやリフレッシュ、バンク跨ぎのアクセスなどにより、実効帯域は理論値の 70% ～ 85% 程度（効率的なアクセスの場合はもう少し向上）に落ち着くのが一般的です。

3. CoaXPress (CXP-12) との比較

CXP-12を4レーン使用する場合、入力データレートは非常に高く、LPDDR4の帯域設計が重要になります。

CXP-12 x 4レーン: 合計 50 Gbps ( $\approx \mathbf{6.25 \text{ GB/s}}$ )
LPDDR4-3200 (32-bit): 理論値 12.8 GB/s

一見、メモリ帯域に余裕があるように見えますが、以下の要因で帯域を消費します。

書き込みと読み出し: 画像処理（フィルタ、デモザイク等）を行う場合、メモリへの「書き込み」と「読み出し」が同時に発生するため、必要帯域は単純計算で 2倍（12.5 GB/s） になります。
CPUアクセス: FPGA上のプロセッサ（Armコア等）がOSや制御のためにメモリを使用する場合、その分の帯域も差し引かれます。

4. 設計上のアドバイス

マルチチャネル化: 帯域が不足する場合は、64-bit幅（4チャネル）構成にすることで帯域を2倍に拡張できます（ハイエンドFPGAやSoCで一般的）。
クロック周波数の選定: 28Gbpsクラスの高速I/Oを扱う場合、FPGA内部のロジッククロック（User Clock）とLPDDR4の動作クロックを非同期にする必要があるため、非同期FIFOの設計や、メモリコントローラ（IP）のクロック設定が重要になります。

現在検討されているFPGA（例：Zynq UltraScale+など）のメモリコントローラ設定や、具体的な画像解像度・フレームレートに基づいた帯域計算のお手伝いも可能です。必要であれば条件を教えてください。

出典：Google Gemini (Gemini は AI であり、間違えることがあります。)

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