PCI Express (PCIe) 6.0 と CXL (Compute Express Link) 3.0 は、データセンターや AI 基盤のパフォーマンスを飛躍的に向上させる次世代の高速インターフェース規格です。

両者は密接に関係しており、PCIe 6.0 が「物理的な道路」であるのに対し、CXL 3.0 はその道路を効率的に使うための「高度な交通ルール(プロトコル)」の役割を果たします。


1. PCI Express 6.0:物理層の革新

PCIe 6.0 は、前世代(5.0)からデータ転送速度を2倍に引き上げました。

  • データレート: 1レーンあたり 64 GT/s。x16構成では双方向で最大 256 GB/s の帯域幅を実現します。

  • PAM4(4値パルス振幅変調)の採用: 従来の NRZ(0か1の2値)から、1回の信号で4値を送る PAM4 へ移行しました。これにより、周波数を極端に上げることなく、単位時間あたりの情報量を倍増させています。

  • FLIT(Flow Control Unit)ベースの転送: 固定長のデータブロック(FLIT)で管理することで、エラー訂正(FEC)の効率を高め、低遅延を維持しています。


2. CXL 3.0:メモリ共有とファブリックの進化

CXL は PCIe 6.0 の物理層をそのまま利用しつつ、CPU、GPU、メモリ(RAM)、アクセラレータ間の接続を最適化するオープンスタンダードです。

  • 帯域幅の拡張: PCIe 6.0 をベースにしているため、CXL 2.0 と比較して帯域が倍増しました。

  • CXL Fabric: 最大の進化点です。従来の「1対1」や「スイッチを介した単純な接続」を超え、数千ものデバイスをネットワーク状に接続するファブリック構成が可能になりました。

  • メモリ・プーリングと共有: 複数のホスト(CPU)が、1つの大きなメモリ資源を共有(シェアリング)できるようになりました。これにより、「サーバーAではメモリが余っているが、サーバーBでは足りない」といった資源のムダを排除できます。

  • 多段スイッチング: スイッチを何段も重ねて接続(マルチレベル・スイッチング)できるようになり、巨大なリソース・プールの構築が可能です。


3. 両者の主な違いと関係性

特徴 PCI Express 6.0 CXL 3.0
役割 汎用的な高速通信(物理層・データリンク層) CPUとデバイス間のメモリ一貫性(プロトコル)
ベース技術 PAM4, FLIT, FEC PCIe 6.0 の物理層を流用
得意なこと SSD、NIC、GPUの単純な高速接続 メモリ拡張、リソース共有、低遅延な演算連携
一貫性(Coherency) なし(基本はI/Oアクセス) あり(CPUキャッシュとデバイスメモリの同期)

まとめ

PCIe 6.0 は、AI 学習などで求められる巨大なデータを高速に運ぶための「土台」です。

一方で CXL 3.0 は、その土台の上で「メモリやアクセラレータを複数のサーバーで共有・融通し合う」という、より高度なシステム運用を可能にします。

これらにより、次世代の AI インフラでは「サーバー単位」ではなく「データセンター全体」でリソースを最適化するアーキテクチャへの移行が進んでいます。

 

 

出典:Google Gemini (Gemini は AI であり、間違えることがあります。)

 

 

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