1.8VレールのノイズがRFサンプリング精度（EVM）に与える影響

RFSoC（特にAvnet XRFシリーズのようなSOM）において、1.8V電源レールはADC/DACのアナログ供給（VDDA）やデジタルI/O、サンプリングクロックに関連する重要な電圧系です。

許容誤差3%（±54mV）という厳しい制約下で、1.8VレールのノイズがRF性能、特にEVM（Error Vector Magnitude）に与える影響を技術的に深掘りします。

1. サンプリングクロックへのジッタ波及（Aperture Jitter）

1.8V系がクロック生成回路や配布バッファの電源となっている場合、電源ノイズはダイレクトに加法性ジッタ（Additive Jitter）を引き起こします。

• メカニズム: 電源電圧の変動（リップル）により、論理ゲートのスレッショルド電圧に到達する時間がナノ秒単位で変化します。

• EVMへの影響: クロックジッタは、サンプリングタイミングの不確かさ（アパーチャジッタ）となり、信号の位相誤差を増大させます。

• • 5G-AdvancedやWi-Fi 8で要求される高次変調（4096QAMなど）では、コンスタレーション上の各点が極めて近いため、微小な位相回転がそのままEVMの悪化に直結します。

2. ADC/DACのアナログ回路へのクロストーク

RFSoC内部のADC/DACタイルにおいて、1.8Vはサンプリング回路のスイッチングやリファレンス電位に関わります。

• PSRR（電源電圧変動除去比）の限界: RFSoCは高いPSRRを備えていますが、4.5GHzといった高周波サンプリングではPSRRが低下します。

• スプリアスの発生: 1.8Vレールに特定の周波数（スイッチング電源の周波数やデジタル回路の動作クロック）のノイズが乗っている場合、それがRF信号とミキシングされ、電源誘起スプリアス（Power Supply Induced Spurious）として現れます。

• • これが信号帯域内に落ち込むと、信号対雑音歪み比（SNDR）が低下し、結果としてEVMが低下します。

3. 1.8Vデジタルノイズの回り込み

RFSoC SOMでは、同一基板上にデジタル回路とアナログ回路が混在しています。

• 過渡応答による電圧降下（Droop）: FPGAロジックがバースト的に動作した際、1.8Vレールにナノ秒スケールの電圧降下が発生します。

• EVMへの影響: この一過性の電圧変動は、コンスタレーションを瞬時的に「揺らす」原因となります。特に4.5GHz帯のDUTを評価している際、デコードエラーやパケットエラーの突発的な増大として観測されることが多いです。

実践的な対策とシミュレーションの観点

1.8Vレールの品質を担保するために、以下のステップでの検証を推奨します。

• PDN（Power Delivery Network）解析:

• • SOM基板上のデカップリングキャパシタの配置が、目標とするインピーダンス（Target Impedance）を満たしているかを確認します。特に10MHz〜100MHz帯のインピーダンス上昇がEVMに悪影響を与えます。

• パワーレールプローブによる観測:

• • 50Ωマッチングされた高帯域パワーレールプローブを使用し、1.8Vラインに重畳している高周波ノイズが、RF出力の位相ノイズプロファイルと相関があるかを測定します。

• EVMバジェットの配分:

• • システム全体のEVMターゲットに対し、電源由来の劣化分をどの程度許容するか（例：全体で-40dBに対し、電源由来は-50dB以下に抑える等）を策定します。

この検討に関連して、具体的な解析やシミュレーションの進め方について詳しく知りたい部分はありますか？

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