DC/DCコンバータのスイッチング周波数と信号帯域の干渉｜用語集

DC/DCコンバータのスイッチング周波数（ $f_{sw}$ ）とその高調波は、広帯域なデータ・コンバータ・システムにおいて、最も「予測可能だが回避が難しい」スプリアス源です。

AD9082やAFE8100のような高速デバイスでは、デジタル部とSERDES部で数アンペアの電流を消費するため、効率の観点からDC/DCコンバータの使用が避けられませんが、これがアナログ信号帯域に干渉するメカニズムと対策を整理します。

DC/DCのノイズ（リプルとスイッチング・リンギング）は、主に2つのルートで信号を汚染します。

伝導ノイズ（直接スパー）:
電源ラインを伝わってADCのサンプリング・フロントエンドやDACの出力段に混入します。スペクトラム上では、 $f_{sw}$ およびその高調波（ $2f_{sw}, 3f_{sw} \dots$ ）に鋭いピークとして現れます。
変調スパー（PSMR）:
前述の通り、電源リプルがサンプリング・クロックや内部アンプを「変調」します。これにより、目的の信号 $f_{in}$ の両側に $f_{in} \pm (n \cdot f_{sw})$ というサイドバンドが発生します。信号が動くとスプリアスも一緒に動くため、デジタル・フィルタでの除去が困難です。

最も確実な対策は、干渉が「見えても困らない場所」にノイズを追いやることです。

$f_{sw}$ の選定:
最近の電源ICは 2MHz〜4MHz といった高い $f_{sw}$ を設定できます。DDC（デジタル・ダウン・コンバータ）で信号を絞り込む場合、信号帯域幅よりも $f_{sw}$ を大きく設定すれば、スイッチング・スパーをデジタル・フィルタの阻止域に追い出すことが可能です。
同期 (Synchronization):
DC/DCのスイッチング・クロックを、ADCのサンプリング・クロック（またはその分周）に同期させる手法です。これにより、ノイズがサンプリング・ビンの中に固定され、ジッタのランダム化を防いだり、特定の条件下でキャンセルしやすくなります。

高速コンバータの設計では、DC/DCの後に「クリーンアップ」の工程を入れます。

対策手法	効果	注意点
高PSRR LDO	数百kHz〜1MHz程度のリップルを40〜60dB程度減衰させる。	数MHz以上の高周波（スイッチング・リンギング）に対する除去能力は低い。
フェライトビーズ	10MHz〜GHz帯の高周波ノイズをインピーダンスで遮断する。	直流抵抗（DCR）による電圧降下と、大電流による磁気飽和に注意。
3端子コンデンサ	広帯域で低いESL（等価直列インダクタンス）を持ち、高周波ノイズをバイパスする。	実装パターン（ビアの打ち方）で効果が劇的に変わる。

AD9082/AD9088 (Analog Devices):
これらのMxFEシリーズは、チップ内部に「オンチップLDO」を多用しています。これにより、外部電源の多少の汚れに対しては堅牢ですが、デジタルコア（DVDD）の消費電流が激しく変動するため、DC/DCの負荷応答（Transient Response）が悪いと、電圧変動がアナログ性能に跳ね返ります。
AFE8100 (TI):
TIは電源リファレンス・デザインをセットで提供することが多く、スイッチング・ノイズの影響を最小化するための推奨レイアウト（スタックアップ）が厳密に指定されています。

信号帯域（BW）と $f_{sw}$ の比較: $f_{sw}$ または $2f_{sw}$ が BW 内に入っていないか？
LDOのPSRR特性確認: 選定したLDOが $f_{sw}$ の周波数において何dBの除去比を持っているか？（1MHz以上では急激に落ちるモデルが多いです）
基板のアイソレーション: DC/DC回路（インダクタ周辺）からADCのアナログ入力まで、最短でも10mm〜20mm以上の距離を離し、GNDプレーンを分断せずにスリットを入れるなどの処置をしているか？

現在検討されているシステムの最終的な信号帯域幅（例：1GHz幅など）はどの程度でしょうか？帯域が非常に広い場合、DC/DCの高調波をすべて避けるのは難しいため、フィルタリングの重要性が増します。

必要であれば、特定のLDO（TPS7Aシリーズ等）を組み合わせた際の、理論的なノイズ減衰量の計算についても深掘り可能です。 Would you like me to suggest some specific LDO/Ferrite combinations?

DC/DCコンバータのスイッチング周波数と信号帯域の干渉