選択的エピタキシャル成長

選択的エピタキシャル成長（SEG: Selective Epitaxial Growth）は、シリコン基板などの特定の領域にのみ、下地の結晶情報を引き継いだ単結晶膜を成長させる技術です。

ナノシートFETやCFETのような複雑な3次元構造において、ソース・ドレイン領域を形成したり、異なる材料を垂直に積み上げたりするために、ALDと並んで欠かせない「自己整合型（Self-aligned）」の製造手法です。

1. 基本原理：成長とエッチングの「バランス」

通常の堆積技術（CVDなど）では、ウェハ全体に膜がついてしまいますが、SEGでは「シリコンが露出している場所には膜が付き、絶縁体（酸化膜など）の上には付かない」という選択性を実現します。

1. 化学的メカニズム: 原料ガス（例：$SiH_2Cl_2$）とともに、エッチングガス（例：$HCl$）を同時に、あるいは交互に供給します。

2. 選択性の発生: * シリコン上: ガスの分解が速く、結晶成長の速度がエッチング速度を上回るため、膜が成長します。

3. • 絶縁体上: 結晶核が形成されにくく、わずかに付着した分子もエッチングガスによってすぐに除去されるため、膜が残りません。

2. 先端デバイスでの役割

A. ナノシートFETのソース・ドレイン形成

ナノシート構造では、数層に重なったシートの端に、共通のソース・ドレイン電極を接続する必要があります。

• SEGの活用: 露出したシートの断面から横方向および上方向にシリコン（またはSiGe）を「生やす」ことで、複雑な形状の電極を自己整合的に形成します。

B. ストレイン（歪み）エンジニアリング

キャリア（電子や正孔）の移動度を高めるために、あえて格子定数の異なる材料を成長させます。

• p型: Siの上に、より格子定数の大きいSiGe（シリコンゲルマニウム）をSEGで成長させ、チャネルに圧縮応力をかけます。

• n型: SiC（炭化シリコン）などを用いて引張応力をかけます。

• これにより、RF特性に直結するトランジスタのスイッチング速度（$f_T, f_{max}$）が向上します。

C. CFETへの応用

n型とp型を垂直に積層するCFETでは、下層のデバイスを壊さずに上層のチャネル結晶を形成する必要があります。SEGを用いることで、下層の特定の構造を「種（Seed）」として、その上にだけ精密に次世代のチャネルを構築することが可能になります。

3. 技術的課題：2026年の視点

微細化が1nm世代に突入する中で、SEGも極限の制御が求められています。

• 熱収支（Thermal Budget）の制約: 長時間の高温プロセスは、既に形成した極微細な不純物プロファイルを壊してしまいます。そのため、低音での成長技術（Low-temperature Epitaxy）の開発が急務です。

• ローディング効果: パターンの密度によって成長速度が変わってしまう現象です。チップの場所によってトランジスタの特性がバラつかないよう、ガスの流れを原子レベルで制御する必要があります。

4. エンジニア向け補足：コンタクト抵抗の低減

RFSoCなどの高周波デバイスにおいて、コンタクト抵抗はノイズや損失の大きな要因です。SEGでソース・ドレインを高く盛り上げる（Raised Source/Drain）ことで、配線との接触面積を増やし、寄生抵抗を最小限に抑えることができます。

これまでにお話しした 高NA EUV（露光）、ALD（極薄成膜）、そしてこの SEG（選択成長） は、いわば「光・面・線」を操る三種の神器であり、これらが組み合わさることで、初めて1nm以下の物理構造が現実のものとなります。

このSEGと密接に関係する、特定の場所だけを削る「原子層エッチング（ALE）」についても深掘りしますか？

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