CMP (Chemical Mechanical Polishing / Planarization) は、半導体製造の前工程（FEOL）と後工程（BEOL）の両方で、その目的と適用材料を変えながら、高集積化に必須の役割を果たします。
1. FEOL (Front End Of Line) におけるCMPの役割
FEOLは、ウェハ表面にトランジスタや素子といった回路の骨格を形成する工程です。CMPは主に、ゲート構造や素子分離の微細加工を可能にします。
CMPの役割 | 具体的な目的 |
STI-CMP (Shallow Trench Isolation) | トランジスタ間の浅い溝（トレンチ）を絶縁膜で埋めた後、余分な絶縁膜を除去し、表面を平坦化します。これにより、素子間の電気的な分離が確実になります。 |
ゲート形成CMP | 置き換え金属ゲート (RMG) プロセスにおいて、仮のゲート材料や余分な金属膜（タングステンなど）を正確に削り取り、トランジスタのゲート高さを均一に仕上げます。微細なゲートの形成、特にFinFETやGAAFETの性能安定化に極めて重要です。 |
FEOLの鍵: トランジスタの寸法と特性のばらつきを最小限に抑え、素子の性能と信頼性を高めること。
2. BEOL (Back End Of Line) におけるCMPの役割
BEOLは、形成されたトランジスタを互いに接続するための配線層（インターコネクト）を積み重ねる工程です。CMPは、多層配線の実現に不可欠です。
CMPの役割 | 具体的な目的 |
ダマシンCMP (銅配線形成) | 絶縁膜に掘った溝（配線パターン）に銅 (Cu) を充填した後、溝の上に乗った余分な銅を完全に除去します。これにより、銅配線（M1, M2, ...）とビア（V1, V2, ...）が絶縁膜の中に埋め込まれた状態で形成されます。 |
層間絶縁膜 (ILD) CMP | 配線層（金属）を形成した後、その上から絶縁膜を堆積した際の凹凸を平坦化します。これにより、その後の配線層の露光（リソグラフィ）時の焦点ずれを防ぎ、多層化を可能にします。 |
BS-PDNの裏面平坦化 | 最新プロセスでは、裏面電源供給網 (BS-PDN) の実現のため、ウェハ裏面を極限まで薄くし、配線層を形成する前に裏面を平坦化するCMPも行われます。 |
BEOLの鍵: 配線層が増えても平坦性を維持し、高密度な配線層間での短絡や断線を防ぐこと。
両工程を通じて、CMPは化学的な作用と機械的な作用を組み合わせることで、ナノレベルでのグローバルな平坦性を実現し、高集積化された半導体チップ製造を支える「縁の下の力持ち」と言えます。
FEOL, MEOL, and BEOL in VLSI: A Beginner's Guide to Understanding the Differencesという動画では、VLSIにおけるFEOL、MEOL、BEOLの概念が解説されており、CMPが関わる半導体製造プロセスの全体像を理解するのに役立ちます。
