DrMOS ブレークダウン（損失）｜用語集

DrMOS（Driver-integrated MOSFET）は、現代の高性能ディジタル回路（CPU、GPU、SoCなど）の電源を支える最重要コンポーネントの一つです。

改めてそのコンセプト、主要な内部回路技術、そして実設計で直面するブレークダウン（損失）の要素について、エンジニアリングの視点からさらに深く整理します。

1. 内部等価回路と集積化のメリット

DrMOSの内部は、降圧（Buck）コンバータのパワー段（パワー・ステージ）を構成する以下の3つのダイが、1つのQFNなどの表面実装パッケージに収められています。

ハイサイドMOSFET（HS-FET）： 主にスイッチング損失が支配的になるため、ゲート電荷量（ $Q_{\mathrm{g}}$ , $Q_{\mathrm{gd}}$ ）が極小化された特性を持つ。
ローサイドMOSFET（LS-FET）： 主に導通損失（ $I^2 R$ ）が支配的になるため、オン抵抗（ $R_{\mathrm{DS(on)}}$ ）が極限まで低く設計されている。また、寄生ダイオードのリカバリ特性も重要。
ゲートドライバIC： HS/LSそれぞれのゲートを強力にドライブ（吸い込み/吐き出し電流能力が高い）し、正確なデッドタイム制御を行う。

寄生インダクタンスの排除

ディスクリート構成では、ドライバの出力からMOSFETのゲートまでのPCB配線インダクタンス $L_{\mathrm{G}}$ 、およびHS/LS間のソース・ドレイン間配線インダクタンス $L_{\mathrm{D}}$ が問題になります。これらがスイッチング時の $di/dt$ によって、以下のスパイク電圧を発生させます。

V_{\mathrm{spike}} = L \cdot \frac{di}{dt}

DrMOSではこれらが内部で最適化（フリップチップや銅クリップ接続など）されているため、スイッチング・ノード（SWピン）の波形のリンギングが極めて小さく、入力電圧（ $V_{\mathrm{IN}}$ ）の定格マージンを攻めた設計（例：12V入力に対して耐圧20V〜25VのMOSFETの選定）が可能になります。

2. 損失（Loss）のブレークダウン

DrMOSの効率（発熱）を評価する際、損失は主に以下の4つに分類されます。動作周波数（ $f_{\mathrm{sw}}$ ）を上げる（例：500kHz $\rightarrow$ 2MHz）ほど、スイッチングに起因する損失がリニアに増加するため、DrMOS内部での対策が不可欠です。

総損失 (P_total) ├── 1. 導通損失 (P_cond) ── I_out^2 × R_DS(on) (主にLS-FET) ├── 2. スイッチング損失 (P_sw) ── V_in × I_out × t_sw × f_sw (主にHS-FET) ├── 3. ゲートチャージ損失 (P_gate) ── Q_g × V_drive × f_sw (ドライバ内) └── 4. デッドタイム損失 (P_DT) ── V_F × I_out × t_DT × f_sw (LS寄生ダイオード)

導通損失（Conduction Loss）：
電流の二乗に比例します。低電圧・大電流（例：0.8V / 40A）のSoC電源では、デューティ比（ $D = V_{\mathrm{OUT}}/V_{\mathrm{IN}}$ ）が非常に小さくなる（例：12V $\rightarrow$ 0.8V で $D \approx 6.6\%$ ）ため、全周期の9割以上はローサイドMOSFETがオンになります。そのため、DrMOSではLS-FETの $R_{\mathrm{DS(on)}}$ を1mΩ以下（あるいはそれに近いレベル）まで下げて導通損失を抑えています。
スイッチング損失（Switching Loss）：
HS-FETがターンオン/オフする瞬間に、電圧と電流が重なることで発生します。DrMOSはドライバの駆動力が強いため、スイッチング時間（ $t_{\mathrm{sw}}$ ）を数ナノ秒レベルに短縮し、この損失を圧縮しています。
デッドタイム損失（Dead-time Loss）：
HSとLSが両方オフの期間、LSのボディダイオード（またはショットキーバリアダイオードの並列/内蔵）に電流が流れます。ダイオードの順方向電圧 $V_{\mathrm{F}}$ はMOSFETのオン状態よりも高いため、この期間（ $t_{\mathrm{DT}}$ ）が長いと効率が著しく低下します。DrMOS内部のアダプティブ・デッドタイム制御は、この $t_{\mathrm{DT}}$ を数nsまで追い込みます。

3. スマート・パワー・ステージ（SPS）への進化

現在のハイエンドSoC向け電源（100A〜数数百Aクラス）では、単なるDrMOSから、さらにインテリジェント化したSPS（Smart Power Stage）と呼ばれるデバイスが標準となっています。

従来のマルチフェーズ電源では、各フェーズの電流を検出するために、インダクタのDCR（直流抵抗）成分を利用した「DCRセンシング」が一般的でした。しかし、この方法は温度による銅線抵抗の変化（約0.4%/℃）の影響を受けやすく、補正用のサーミスタを配置しても高精度な検出が困難でした。

SPS（進化したDrMOS）では、内部のMOSFET電流を直接、リアルタイムでミラーリングして検出する機能（IMON）が内蔵されています。これにより、以下のメリットが生まれます。

高精度な電流シェアリング： 各フェーズにかかる負荷を完全に均等化し、特定のフェーズ（DrMOS）だけが過熱するのを防ぐ。
高速な過電流保護（OCP）： コントローラ（PMIC）を介さずに、DrMOS内部でサーキットブレーカーのように瞬時に電流を遮断できる。
ダイ・テンプ・モニタ（TMON）： 各DrMOSの正確なジャンクション温度（ $T_{\mathrm{j}}$ ）をPMICへフィードバックし、システム全体のサーマル・マネジメント（負荷に応じたアクティブ・フェーズ・ドロップなど）を可能にする。

SoCの電源設計においては、このDrMOS（SPS）の熱設計（許容電流とジャンクション〜基板間の熱抵抗 $R_{\theta \mathrm{JB}}$ ）と、フェーズ数（インダクタの数）のトレードオフを最適化することが、基板全体の信頼性を決める鍵となります。

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