PCIe 6.0 で採用された PAM4、FLIT、FEC の3つは、信号の高速化と信頼性を両立させるための「三種の神器」と言える技術です。これらは互いに密接にリンクしています。
1. PAM4 (4値パルス振幅変調)
従来の PCIe 5.0 までは、電圧の「高・低」で 0 と 1 を表現する NRZ (Non-Return to Zero) 方式が使われていました。これに対し、PAM4 は電圧レベルを 4 段階に分けることで、1 回の信号送信（1シンボル）で 2ビット (00, 01, 10, 11) の情報を送ります。
メリット: 周波数（ボーレート）を上げずに、データレートを 2倍 にできます。
課題: 電圧のしきい値が狭くなるため、ノイズの影響を受けやすく、信号の劣化（エラー）が発生しやすくなります。
2. FLIT (Flow Control Unit)
PAM4 の採用によりエラーが増えることを前提として導入されたのが FLIT ベースの転送方式です。
従来の PCIe では可変長のパケットを扱っていましたが、PCIe 6.0 ではデータを 256バイトの固定長ブロック (FLIT) に区切って転送します。
なぜ固定長か: 後述する「FEC（誤り訂正）」を効率的に適用するためです。どこからどこまでが 1 つのデータ塊かが明確なため、エラーの検出演算が高速化されます。
効率化: パケットのヘッダーなどのオーバーヘッドが削減され、実効帯域（スループット）が向上します。
3. FEC (Forward Error Correction：前方誤り訂正)
PAM4 による信号劣化をカバーするための「数学的な修復技術」です。
データ送信時にあらかじめ特定の計算に基づいた「冗長ビット」を付加しておき、受信側でそのビットを使ってエラーを自己修復します。
低遅延の実現: 従来の「エラーが起きたら再送する」という仕組みだけに頼ると、再送待ちの遅延（レイテンシ）が発生します。FEC はその場で直すため、リアルタイム性が重要なアプリケーションに適しています。
階層構造: PCIe 6.0 では、軽量な FEC と強固な CRC（巡回冗長検査）を組み合わせることで、エラー訂正能力を高めつつ、訂正しきれない場合のみ再送を行うハイブリッドな仕組みをとっています。
技術的なつながり
これらの関係をまとめると以下のようになります。
PAM4 で帯域を無理やり 2 倍にする（ただしエラーは増える）。
増えたエラーを効率よく直すために、データを FLIT という固定の箱に入れる。
その箱に対して FEC を適用し、リアルタイムでエラーを修正して信頼性を担保する。
この組み合わせによって、PCIe 6.0 は 64 GT/s という驚異的なスピードを維持しながら、エンタープライズ級の信頼性を確保しています。
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