TSN(Time-Sensitive Networking)は、標準的なイーサネットを拡張し、「確定的(デターミニスティック)な通信」を実現するためのIEEE 802.1規格群の総称です。
28Gbps I/OやCoaXPress(CXP)を扱うようなハイエンドFPGAシステムにおいて、TSNは「データの超高速取り込み(CXP)」と「リアルタイムな制御出力(TSN)」を繋ぐ架け橋となります。
1. TSNを実現する主要な3つの柱
TSNは単一の規格ではなく、複数の機能(ツールボックス)を組み合わせて実現されます。
① 時刻同期 (IEEE 802.1AS)
ネットワーク上の全デバイス(マスター、スレーブ、ブリッジ)が同じ「共通の時刻」を共有します。
高精度: マイクロ秒(μs)オーダー以下の誤差で同期します。
重要性: 後の「時分割」を行うための大前提となります。
② 有界低遅延 (IEEE 802.1Qbv / Time-Aware Shaper)
帯域を時間で区切り、特定の時間枠(タイムスロット)を優先データ専用として予約します。
メリット: 一般のイーサネット通信(ベストエフォート)が混在していても、制御信号が待たされることなく、決まった時間に必ず届きます。
③ 信頼性と冗長性 (IEEE 802.1CB)
同じパケットを複数の経路で同時に送り、受信側で重複を破棄します。
メリット: 片方の経路で断線やノイズによるエラーが発生しても、もう一方で通信を継続できるため、ゼロ・リカバリ(瞬時切り替え)が可能です。
2. FPGAでのTSN実装アーキテクチャ
28Gbps SerDesやLPDDR4を搭載したFPGA(Zynq UltraScale+等)でTSNを動かす場合、一般的に以下の役割分担となります。
プロセッサ部 (PS/CPU):
CC-Link IE TSNなどの上位プロトコルスタックの実行。
管理情報の処理やSNMPなどの非リアルタイム通信。
ロジック部 (PL/FPGA):
TSN Endpoint / Switch IP: 時刻同期(802.1AS)のハードウェア・スタンプ、パケットのスケジューリング(802.1Qbv)をナノ秒単位で制御。
高速バッファ: LPDDR4と連携し、バースト的な通信トラフィックを吸収。
3. 高速I/Oシステムとの統合(CXP + TSN)
マシンビジョンなどの現場では、以下のようなパイプラインが組まれます。
入力: CXP-12 (12.5Gbps) で高解像度画像をFPGAに取り込む。
処理: FPGA内のアクセラレータが、LPDDR4をワークメモリとして使い、高速に画像検査(AI判定など)を行う。
同期: TSN の時刻同期に基づき、判定結果を「特定のタイミング」でPLCやロボットアームへ送信する。
4. 設計上の留意点:SIとPIの観点
TSN自体の物理層は1Gbpsが一般的ですが、FPGA内部では28Gbps/56GbpsのSerDesと混在します。
クロックツリーの設計: TSN用のリファレンスクロックと、SerDes用の高精度クロックの干渉を避ける必要があります。
リソース消費: TSN IP(特にマルチポートスイッチ構成)はFPGAのロジックリソースを一定量消費するため、画像処理ロジックとのリソース配分が重要です。
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