DDSやADPLLでのデジタル間引き・量子化処理「スプリアス」不要輻射が発生 FCXO

FCXOやADPLLを搭載した最新のRF/SDRシステムを設計する上で、最大の障壁となるのがこの「デジタル起源のスプリアス」です。

アナログ回路のノイズが「全帯域に薄く広がるホワイトノイズ」に近い性質を持つのに対し、デジタルの処理（切り捨て、丸め、周期性）から生じるスプリアスは、「特定の周波数にエネルギーが集中した鋭いスパイク」として現れるため、隣接チャネルへの妨害や受信感度の抑圧（感度抑圧）を直接引き起こします。

このスプリアスが発生する具体的なメカニズムと、現代のIC（ADIのMxFEや最新のADPLLなど）で採用されている最先端の回路・アルゴリズム技術による対策を深掘りします。

1. デジタルスプリアスが発生する3大メカニズム

① 位相切詰め（Phase Truncating）によるスプリアス【DDS固有】

DDS（ダイレクト・デジタル・シンセサイザ）の内部では、位相アキュムレータが非常に大きなビット幅（例: 32〜48ビット）で正確に位相を計算しています。しかし、この位相データをサイン波の振幅に変換する「ROM（ルックアップテーブル）」のサイズには物理的限界があるため、通常は上位の12〜16ビット程度だけを残して、下位ビットを「切り捨て（Truncation）」ます。 この切り捨て行為は時間領域で固定の周期性を持つため、周波数領域に直すと「鋭い周期的なスパイク（離散スプリアス）」となって波形に現れます。

② 量子化雑音の周期化（Quantization Noise Periodicity）

通常、量子化雑音は一様に分散していると仮定されますが、入力される周波数制御ワード（FCW）の値が「特定の整数比」に近い場合、デジタルフィルタや$\Delta\Sigma$（デルタシグマ）モジュレータの内部状態が同じパターンを何度も繰り返すようになります。この「リミットサイクル（周期的なパターン）」が、本来ランダムであるべき雑音を特定の周波数に集中させ、スプリアス化させます。

③ DACの非線形性とダイナミック・エラー

デジタル信号を最終的にアナログ波形に戻すDAC（デジタル・アナログ・コンバータ）の物理的な不完全性も原因になります。

• スタティック非線形性: INL（積分非線形性）/ DNL（微分非線形性）による歪み。

• ダイナミック非線形性: スイッチング時の非対称性（グリッチエネルギー）により、コードの切り替わり時に一瞬だけ意図しないスパイク電流が流れ、これが高次の高調波スプリアス（HD2, HD3など）やインターモジュレーション（相互変調）を生み出します。

2. スプリアスをねじ伏せる最先端のハードウェア・アルゴリズム対策

現代の超高集積RFICでは、これらに対して「物理的な回路設計」と「数学的な信号処理」の両面からアプローチしています。

3. 実務設計（システム統合）における周波数プランニング

どんなにIC内部で対策をしても、完全にスプリアスをゼロにすることは不可能です。そのため、インフラや計測器のハードウェア設計では、「周波数プランニング（Frequency Planning）」という戦略が極めて重視されます。

周波数プランニングとは：

出力したい目標周波数（fout）に対し、スプリアスがシステム上最もクリティカルな帯域（例：受信機の受信用チャンネル内など）に落ち込まないよう、DDSの動作クロック（fclk）やADPLLの基準周波数をソフトウェアから逆算・選択する設計手法です。

例えば、最新のソフトウェア無線（SDR）プラットフォームでは、目標周波数を変更した際に「スプリアスが通信帯域に入り込む」と判断されると、自動的に内部のローカル発振器（LO）の周波数や、デジタル・アップコンバータ（DUC）のNCO（数値制御発振器）の周波数の組み合わせを動的にシフトさせ、スプリアスをフィルタの帯域外へ「逃がす」インテリジェントな制御が行われています。

結論として

デジタル発振器におけるスプリアスとの戦いは、「鋭いノイズのトゲを、いかに平らに均して（ディザー）、あるいは遠くへ追いやるか（ノイズシェーピング）」の追求です。近年の半導体プロセスの微細化（16nm CMOSやそれ以降）は、より複雑で高速な高次ΔΣやディザー回路をワンチップに低消費電力で集積することを可能にし、FCXOやDirect RFアーキテクチャの実用性を支えています。