分散型増幅器（DA）最新動向

分散型増幅器（DA: Distributed Amplifier、または進行波増幅器）は、トランジスタの寄生容量を疑似伝送線路（LC遅延回路）の一部として組み込むことで、デバイス本来の遮断周波数に迫る超広帯域特性を実現する回路トポロジーです。

近年のDバンド（110–170 GHz）やGバンド（140–220 GHz）といったサブテラヘルツ帯（sub-THz）の開拓、および光通信（1.6T/3.2T Ethernet）向けの超高速変調器ドライバ（>100 GBaud）の需要激増に伴い、DAの設計技術は各半導体プロセスで劇的な進化を遂げています。

主要4プロセス（CMOS、SiGe BiCMOS、GaN、InP）における最新動向、技術的ブレイクスルー、使い分けの現状を整理しました。

1. 4大半導体プロセスにおけるDA最新動向

各プロセスは、それぞれの物理的限界（破壊電圧、遮断周波数 $f_T/f_{max}$、基板損失）を克服するための新しい回路技術を導入しています。

① CMOS（微細FinFET / GAA）

• トレンド: バルクCMOSからFinFET、そして2nm世代を見据えたGAA（Gate-All-Around）構造への移行により、$f_{max}$ の向上と寄生容量の削減が進んでいます。

• 最新のブレイクスルー:

  • トランスフォーマ結合型DA: 従来のインダクタの代わりにオンチップ・トランスフォーマを用いた磁気結合を利用し、占有面積を劇的に縮小（エリア効率の向上）しつつ、200 GHzに迫る帯域を達成。

  • 負性抵抗（Q-enhancement）技術: トランジスタを能動負荷として組み合わせ、伝送線路の金属損失（スキンエフェクトによる高周波での利得低下）を打ち消すことで、超広帯域かつフラットな利得を維持。

• 位置づけ: 出力電力は数dBm〜10dBm程度と低いものの、デジタルコア（DSP）とのワンチップ集積（SoC化）および圧倒的な低コスト量産性において独壇場です。

② SiGe BiCMOS

• トレンド: HBT（ヘテロ接合バイポーラトランジスタ）の微細化（ドーピングプロファイルやエピタキシャル成長の最適化）により、 $f_T/f_{max}$ が 350 GHz / 550 GHz を超えるプロセス（例：IHPのSG13G3など）が実用化されています。

• 最新のブレイクスルー:

  • カスコード配置と電界緩和: 破壊電圧（$BV_{CEO}$）の低さをカバーするため、複数段のカスコード（Cascoded）構成や、ベース・コレクタ間の電界を動的に緩和する回路を導入。

  • 次世代光変調器ドライバ: 140 GBaudを超えるコヒーレント光通信向けに、高い直線性（Low THD）と2Vpp以上の出力振幅を両立するDAドライバが商用化レベルに到達。

• 位置づけ: 化合物半導体に迫る超高周波性能と、CMOS同等の高密度集積・良好なマッチング特性を併せ持つ「ミリ波・サブテラヘルツ帯のベンチマーク」プロセスです。

③ GaN（ガリウムヒ素 / 主にGaN-on-SiC）

• トレンド: ゲート長が 0.1 $\mu\text{m}$ 未満（60nm〜40nm）の微細GaNプロセスの登場により、高出力を維持したままWバンド（75–110 GHz）やDバンドまでDAの適用領域が拡大しています。

• 最新のブレイクスルー:

  • 不均一分散型増幅器（NDAI: Non-uniform DA）: 伝送線路のインピーダンスやトランジスタのサイズを入力側から出力側に向けて段階的に変化（テーパリング）させる設計。これにより、出力電力（$P_{1dB}$）と電力付加効率（PAE）を従来の均一型DAから大幅に向上（PAE 20-30%超）。

  • 高耐圧・超広帯域PA: 数GHzから100 GHz近くまでを1チップでカバーし、数十Wクラスの出力を叩き出す電子戦（EW）用・超広帯域ジャマー用PAの実装。

• 位置づけ: 他の追随を許さない「超高出力（ハイパワー）」プロセス。ミリ波帯のフェーズドアレイの送信最終段や、防衛・宇宙アプリケーションのコアです。

④ InP（インジウムリン HEMT / HBT）

• トレンド: ゲート長50nm以下のInP HEMTや極微細InP HBTにより、 $f_T/f_{max}$ が 1 THz（1000 GHz） を突破する領域に達しています。

• 最新のブレイクスルー:

  • Gバンド（〜220 GHz）/ Jバンド（〜300 GHz）超広帯域DA: テラヘルツ波領域において、10 dB以上の平坦な利得と、50 GHz以上の瞬時帯域幅を持つ低雑音増幅器（LNA）ドライバをDA構成で実現。

  • 3Dインテグレーション（異種材料接合）: InPチップをシリコンインターポーザやCMOSウェハ上にフリップチップ実装（またはウエハレベルボンディング）し、InPの超高速性とシリコンの多機能性を融合する試みが活発化。

• 位置づけ: 「スピード（周波数限界）の絶対王者」。コストや集積度の制約があるため、最先端の科学計測、超高速光通信の最先端プロトタイプ、6Gの初期フロントエンドなどの極限性能要求に適用されます。

2. プロセス別・分散型増幅器（DA）の性能ポジショニング

現在の設計トレンドにおける各プロセスの強み・弱みは、以下のように明確に棲み分けられています。

3. 最新の設計トレンド：AI/MLによるDA最適化

分散型増幅器は、ダミー伝送線路のインダクタンス（$L$）、トランジスタの入力・出力容量（$C$）、および線路終端抵抗（$R$）のバランスが帯域幅と利得平坦性を決定します。段数（セクション数）が増えるほど設計パラメータが相互に干渉し、手動での最適化は極めて困難になります。

• ベイズ最適化と強化学習の導入:

  近年では、各セクションのトランジスタサイズやインダクタの形状を不均一（Non-uniform）に変化させて特性を極限まで絞り出すため、EMシミュレータと連携したAI最適化アルゴリズムが標準的に使われ始めています。

• 寄生エフェクトのサロゲートモデリング:

  特にCMOSやSiGeなどの多層配線プロセスでは、インダクタ間の不要な磁気結合や基板への漏れ電流（基板損失）が100 GHz超で牙を剥きます。これをCNNやMLPベースのサロゲートモデルで高速予測し、DAの周波数特性の「うねり（リップル）」を最小化する設計が主流となっています。