2nm世代のGAA（Gate-All-Around）構造（特にNSFET：ナノシートFET）

2nm世代のロジック半導体において、長年業界を支えてきたFinFET（フィンFET）構造はついに物理的な限界を迎え、GAA（Gate-All-Around）構造、その中でも特にナノシートFET（NSFET: NanoSheet FET）への歴史的な移行が完了しました。

ラピダスが北海道千歳市で量産を目指している2nmチップの心臓部も、まさにこのナノシート構造です。この技術の「構造的な必然性」と「製造プロセスの極限難度」を掘り下げます。

📐 FinFET から ナノシートFET（GAA）への進化

半導体の微細化とは、つまるところ「ゲート（Gate）によって、いかに電流（Channel）を完全にコントロールし、リーク電流（漏れ電流）をゼロに近づけるか」の歴史です。

• FinFET（3面制御）： 魚のヒレ（Fin）のような立体的なチャンネルを、ゲートが「上・左・右」の3面から包み込む構造です。3nm世代まではこれで持ちこたえましたが、2nm以下になるとフィンが薄くなりすぎて、ゲートの支配力が及ばない「底面（基板側）」からのリーク電流が無視できなくなりました。

• ナノシートFET（4面全周囲制御）： チャンネルを細い「シート状（板状）」にして完全に宙に浮かせ、ゲートが「上・下・左・右」の4面すべて（All-Around）を完全に包み込む構造です。これにより、ゲートによる電流制御性が極限まで高まり、微細化しても圧倒的な省電力化（スタティックパワーの削減）が可能になりました。

🛠️ ナノシートFETの構造的メリット

1. デザインの柔軟性（シート幅の自由度）

   従来のFinFETは、電流を増やしたい場合「フィンを1本、2本……」と整数倍でしか増やせませんでした（ディスクリートな設計）。しかしナノシートは、リソグラフィによってシートの「幅（Width）」を自由に調整可能です。高い電流駆動力がほしい領域（HPC/AI向け）には幅広のシートを、省電力を極めたい領域（モバイル向け）には細いシートを配置する、といった柔軟な設計が同一チップ内で可能です。

2. 高い駆動電流（ショートチャネル効果の抑制）

   シートを縦に複数枚（通常3〜4枚）スタックすることで、平面的な面積を占有することなく、実効的なチャンネル幅（$W_{eff}$）を稼ぐことができます。

🔬 2nmナノシート製造の「極限プロセス」

このナノシートを12インチ（300mm）ウエハ上で均一に、かつ欠陥なく作るプロセスは、現代のナノテクノロジーの結晶であり、先述したRHEED（反射高速電子線回折）レベルの原子層制御が必要とされる理由がここにあります。

1. Si / SiGe の超格子エピタキシャル成長（原子層制御）

まず、シリコン基板上に、犠牲層となるシリコンゲルマニウム（$Si_{1-x}Ge_x$）と、実際のチャンネルとなるシリコン（$Si$）を、ナノメートル単位の厚みで交互にエピタキシャル成長させます（これを超格子構造と呼びます）。

ここで原子1層分でも厚みが不均一になると、最終的なトランジスタのしきい値電圧（$V_{th}$）がバラつき、動作不良を起こします。

2. チャンネル解放（ナノシート・リリースエッチング）

ゲートを全周囲に回り込ませるため、先ほど交互に積んだ層から$SiGe$（犠牲層）だけを等方的に選択エッチングし、$Si$のナノシートだけを「宙に浮かす（リリース）」という神業的な工程を行います。

• 課題： $Si$を1オングストローム（$0.1\text{ nm}$）も傷つけることなく、$SiGe$だけをきれいに抜かなければなりません。さらに、乾燥時に液体（リンス液）の表面張力で浮いたシート同士がくっついてしまう「パターン倒壊（スティクション）」を防ぐため、超臨界流体（超臨界$CO_2$）を用いた特殊な乾燥技術などが必須となります。

3. インナースペーサ（Inner Spacer）の形成

シートとシートの隙間に、高精度に横方向（ラテラル）からエッチングを行い、極薄の絶縁膜（インナースペーサ）を配置します。これは、ソース/ドレインとゲート間の「寄生容量」を削減するためのもので、2nmの性能を引き出すための隠れた最難関工程の1つです。

4. 高誘電率ゲート絶縁膜（High-k）の全周囲ALD

宙に浮いた極小のシート間の隙間（わずか数ナノメートル）に、原子層堆積（ALD: Atomic Layer Deposition）技術を用いて、ハフニウム系などのHigh-k（高誘電率）膜とゲート金属を裏側まで一分子層ずつ均一にコーティングしていきます。

💡 技術のつながり

2nm世代のナノシートFET（GAA）は、前工程における**「原子層レベルの結晶成長（RHEEDでのインサイチュ計測が活きる領域）」と「極限の等方的ドライエッチング」**があって初めて成立します。

そして、こうして苦労して作り上げた2nmのチップを、性能を落とさずにシステムへ組み込むために、中工程・後工程での 「Wafer-Level RDL」 や 「チップレット（先進パッケージング）」、それを支える旭化成の 「PIMEL™ / GliCAP™」 といった低ストレス材料が、バトンを繋ぐようにして1つのAIシステム（Blackwellやラピダスの次世代チップなど）を形作っています。