シミュレーション（AGDの設計等）

アクティブ・ゲートドライブ（AGD）の設計におけるシミュレーションは、前述の CMTI（ドライバの誤動作耐性） と CMRR（測定系の精度）、そしてSiCダイの物理限界をバーチャル上で突き合わせる、最もエキサイティングで緻密なフェーズです。

日立や三菱電機、あるいはWolfspeedのリファレンスデザイン開発においても必須となっている、「AGD設計シミュレーションの具体的なモデリング手順、パラメータ抽出、および最適化アルゴリズム」の実務的なアプローチを解説します。

1. シミュレーション回路の構築（SPICEによる再現）

AGDのシミュレーションを成功させるには、単に「MOSFETと抵抗」を置くだけでは全く役に立ちません。ナノ秒単位の過渡現象を扱うため、回路はすべて「高周波の分散定数回路」としてモデリングします。

① パワー主回路の寄生寄生成分（L・C）の抽出

• ソース・インダクタンス（Ls）の分離:

  SiC MOSFETの内部レイアウトにおいて、主電流が流れるパワーソース配線と、ゲート駆動電流が戻るソースセンス配線が共有する「共通ソースインダクタンス（Lss）」を必ず分離してモデル化します。ここを流れる di/dt によって生じる逆起電力（V = Lss ・ di/dt）は、ゲートを強制的に閉じる方向に働くため、AGDのタイミング制御を狂わせる最大の要因になります。

• 配線迷走インダクタンス（Lstray）:

  10kVモジュールやバスバーが持つ数nH〜数十nHのインダクタンスをドレイン側に挿入し、ターンオフ時のサージ電圧（Vsurge = Lstray ・ di/dt）の発生源とします。

② ゲートドライバ（AGD段）の可変モデリング

マルチステージ型のAGDを設計する場合、SPICE上では電圧制御スイッチ（SW）と複数のゲート抵抗（Rg1, Rg2, Rg3）を並列に組み合わせたマクロモデルを構築します。

• ON/OFFの過渡タイミング決定ロジック:

  MOSFETのゲート・ソース間電圧（Vgs）のモニター値を条件式（Bsource や IF 文）に入れ、ミラープラトー領域（Vgs ≈ Vplateau）に入った瞬間、自動的に高抵抗側のスイッチがONになるようなロジック回路をSPICE内部に組み込みます。

2. シミュレーションによる最適化アルゴリズム（3ステップ外挿）

シミュレーション上でAGDのパラメータ（抵抗値と切り替えタイミング）を最適化する際、一般的に以下の3つのステージでタイムステップをチューニングします（ターンオフ時を例にします）。

【ターンオフ時のAGD制御シミュレーション波形】

 Vgs (ゲート電圧)
  │  ＼
  │    └───┐             ← ① ミラープラトー直前まで一気に落とす (低抵抗)
  │        └───┐         ← ② Vds立ち上がり期：あえてゆっくり落とす (高抵抗：dv/dt抑制)
  │            └───▼＿   ← ③ サージ収束後：負バイアスまで完全に引き抜く (低抵抗：誤点弧防止)
  └─────────────────── t

• 第1ステージ（遅延時間の短縮）:

  OFF信号が入った直後、まずは最小の抵抗値（例：R_{g_low} = 0.5Ω）を適用。ミラープラトー（Vds が上昇を始めるポイント）の直前まで、数ナノ秒で Vgs を引き下げ、無駄なデッドタイムと初期損失を削ります。

• 第2ステージ（$dv/dt$・コモンモードノイズの抑制）:

  Vds が立ち上がり、コモンモードノイズの源である 急峻な dv/dt が発生する瞬間、ゲート抵抗を高い値（例：R_{g_high} = 10Ω〜20Ω）にプログラミング切り替えします。これによりチャネルの遮断速度が適度にマイルドになり、CMTIの限界を超えるような過渡電圧ノイズの発生をピンポイントで抑え込みます。

• 第3ステージ（サージ抑制とCrosstalk防止）:

  Vds が系統電圧（10kVなど）まで達し、電流（di/dt）の遮断によるドレインサージが収束するタイミングで、再び最小の抵抗値、あるいは負バイアス（-5Vなど）へ強力に固定します。これにより、対向アームのスイッチングによって発生する dv/dt が、自身のミラー容量（Crss）を介してゲートを押し上げる「セルフターンオン（誤点弧）」を完全に防御します。

3. シミュレーションのゴール：パレート最適化の導出

AGDシミュレーションの最終目標は、「スイッチング損失（Eoff）」をX軸、「最大 dv/dt（またはEMIノイズのピーク値）」をY軸にとった、パレート最適化（トレードオフ曲線）のプロットです。

• 固定抵抗（従来の設計）: 抵抗値を変えると、損失が減ればノイズが激増し、ノイズを減らせば損失が激増するという、綺麗な右下がりの反比例曲線（身動きが取れない状態）になります。

• AGD設計（シミュレーションの成果）: タイミングと抵抗比を最適化することで、このトレードオフ曲線を左下（低損失かつ低ノイズ）の領域へと強制的にシフト（ブレークスルー）させることができます。シミュレーション上で「固定抵抗比で駆動した時よりも、損失を維持したまま dv/dt を30%削減できるポイント」を自動探索（Parametric Sweepやモンテカルロ解析を活用）します。

4. 実機（Micsig等）への実装とシミュレーションの「答え合わせ」

シミュレーションで得られた「ナノ秒単位の切り替えタイミング」を実機のアクティブ・ゲートドライバIC（または高速CPLD/FPGA）に書き込んだ後、いよいよ実機評価（ダブルパルステストなど）を行います。

ここで、前述の Micsig SigOFIT のような高CMRRを誇る光アイソレーションプローブが牙を剥きます。

• もし通常の差動プローブで測ってしまうと、プローブが拾ったコモンモードノイズのせいで、画面上では「AGDが失敗して激しくリンギングしている」ように見えてしまいます（実際は綺麗に動いているのに、計測系が歪んでいる）。

• 光アイソレーションによって「真のゲート・ソース間電圧（Vgs）」と「ドレイン波形（Vds）」を1GHz帯域で正確に捉え、それがSPICEシミュレーションのFFT波形（ノイズスペクトラム）と完全に一致したとき、初めて10kV Full-SiCを安全かつ静かに駆動できる「次世代VVVF/SST用インバータ」の設計が完了します。