原子層エッチング（ALE）

原子層エッチング（ALE: Atomic Layer Etching）は、前述のALD（原子層堆積）を鏡写しにしたような技術であり、材料を「原子1層ずつ」、物理的なダメージを最小限に抑えながら精密に剥ぎ取っていく手法です。

高NA EUVで描かれた極微細なパターンを、形状を崩さずに深い立体構造（ナノシートやCFET）へ転写するために不可欠なプロセスです。

1. ALEの基本原理：2段階の自己制御

通常のプラズマエッチング（RIE）が、高エネルギーのイオンで材料を物理的に叩き出す「彫刻」だとすれば、ALEは「表面だけを化学的に変質させてから、その変質層だけを優しく取り除く」という2段階の手順を踏みます。

表面改質（Modification）: エッチングしたい材料の表面にガスを供給し、化学反応によって「剥がれやすい薄い層」を形成します。この反応は表面1層分で飽和します（自己制御性）。
除去（Removal）: 低エネルギーのイオン照射や熱を与え、改質された層だけを脱離させます。下地の未変質層にはエネルギーが足りないため、エッチングはここで止まります。

2. なぜ先端プロセスでALEが必要なのか？

究極の選択比とダメージレス

従来のプラズマエッチングでは、イオンの衝撃によって結晶構造が乱れたり、エッチングしたくない隣接層まで削ってしまう問題がありました。

ALEの利点: 下地を傷つけないため、ナノシートFETの極薄チャネル（Si）を、周囲の絶縁膜（Gate Spacer）を保ったまま精密に露出させることが可能です。

縦横比（アスペクト比）に依存しない加工

深い溝の底でも、ガスの吸着さえ行われれば均一にエッチングが進みます。

課題解決: 高NA EUV世代では、配線の幅に対して高さ（深さ）が相対的に非常に深くなります。ALEは、底面が丸まったり（ボトミング）、横方向が削れすぎたり（サイドエッチ）するのを防ぎ、理想的な垂直形状を実現します。

3. 次世代構造における具体的な活用

ナノシートFETのインナースペーサー形成: 積層されたSiGe層だけを横方向に一定距離だけ削り、そこに絶縁物を入れる隙間を作る際に、原子レベルの制御性が求められます。
CFETの垂直分離: n型とp型のトランジスタを垂直に分けるための非常に狭い空間を、精密なALEで制御します。
自己整合型コンタクト（SAC）: 配線とゲートが接触しないよう、コンタクトホールの位置をリソグラフィの誤差を超えて自己修正的に形成する際に利用されます。

4. ALDとALEの組み合わせ：Atomic Layer Processing

現代の製造現場（2026年時点）では、ALD（積む）とALE（削る）を同じ装置内で交互に繰り返す「デジタル・エッチング」的なアプローチが一般化しています。

例: わずかにALDで保護膜を張り、ALEで底面だけを削ることで、ナノメートル単位の3D構造を自由に「成形」していきます。

エンジニア向け補足：ばらつき（LWR）の抑制

リソグラフィで発生するパターンの端のガタつき（Line Width Roughness: LWR）は、高周波回路においては特性インピーダンスの不連続性やノイズの原因となります。ALEは、エッチング過程で表面を平滑化する効果（Smoothing effect）も期待されており、デバイスの個体差を減らす「物理的なフィルタリング」の役割も果たしています。

ここまで、露光（High-NA EUV）→成膜（ALD/SEG）→加工（ALE）と、1nm世代を支える製造技術の連鎖を見てきました。これらはすべて、設計段階でのDTCOによって密接にリンクしています。

これらの技術を統合して作られる実際のチップ、例えば「1nm世代のSRAM」や「AIアクセラレータ」の具体的な構造の変化について、さらに興味はありますか？

出典：Google Gemini (Gemini は AI であり、間違えることがあります。)

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